具体实施方式

正如背景技术所述，现有技术提供的双极结型晶体管的电流放大系数β、以及集电区与发射区之间的击穿电压(BVceo)无法同时获得增大。以下将结合附图进行具体说明。

请参考图1，包括衬底100；位于所述衬底100上的集电区101；位于所述集电区101上的基区102，所述基区102的掺杂类型与所述集电区101的掺杂类型相反，且所述基区102的底部高于所述集电区101的底部。

请参考图2，位于所述衬底100上的环形隔离结构103、第一隔离结构104和第二隔离结构105；位于所述环形隔离结构103包围的所述基区102上的发射区106，所述发射区106的掺杂类型与基区102的掺杂类型相反；位于所述第一隔离结构104和所述第二隔离结构105之间的所述集电区101上的集电极107，所述集电极107与集电区101的掺杂类型相同，且集电极107的掺杂浓度大于集电区101的掺杂浓度；位于所述第一隔离结构104和所述环形隔离结构103之间的所述基区102上的基极108，所述基极108与所述基区102的掺杂类型相同，且所述基极108的掺杂浓度大于所述基区102的掺杂浓度。

在本实施例中，由于形成的双极结型晶体管为寄生器件，因此双极结型晶体管中的所述基区102的宽度d1(即基区顶部至底部的距离)固定且不易更改，由于所述基区102的宽度较大，因此在所述发射区106的多数载流子注入到所述基区102后，且所述发射区106的多数载流子渡越所述基区102的过程中，会增大所述发射区106的多数载流子与所述基区102中的多数载流子的复合耗损，减小发射区106的多数载流子到达所述集电区101的数量，进而减小所述集电区101的电流，使得最终的电流放大系数β较小。

为了解决上述问题，提出了另一种半导体结构形成方法，以下将结合附图进行具体说明。

请参考图3，本实施例是在上述实施例的基础上继续对半导体结构的形成方法进行说明，本实施例和上述实施例的不同点在于：还包括：位于所述基区102内的过渡区109，所述过渡区109的掺杂类型与所述基区102的掺杂类型相反，且所述过渡区109的顶部低于所述基区102的顶部，所述过渡区109的底部与所述集电区101接触。

在本实施例中，由于在所述基区102内形成了所述过渡区109，所述过渡区109的掺杂类型与所述基区102的掺杂类型相反，且所述过渡区109的顶部低于所述基区102的顶部，所述过渡区109的底部与所述集电区101接触，这就使得所述过渡区109与所述集电区101形成一个整体，以及所述基区102的宽度d1变小，在所述发射区106的多数载流子注入到所述基区102后，且所述发射区106的多数载流子渡越所述基区102的过程中，减少了所述发射区106的多数载流子与所述基区102中的多数载流子的复合耗损，提升了所述发射区106的多数载流子到达所述集电区101的数量，进而增大所述集电区101的电流，使得最终的电流放大系数β增大。

然而，由于所述过渡区109的底部与所述集电区101接触形成一个整体，在所述基区102的宽度d1变小的情况下，使得所述集电区101与所述发射区106之间距离变小，进而使得所述集电区101与所述发射区106之间的击穿电压(BVceo)降低，容易造成半导体结构的漏电，从而影响半导体结构的性能。

在此基础上，本发明提供一种半导体结构及其形成方法，通过位于所述基区内的过渡区，所述过渡区的掺杂类型与所述基区的掺杂类型相反，且所述过渡区的底部高于所述基区的底部，所述过渡区的顶部低于所述基区的顶部。由于所述过渡区与所述集电区的掺杂类型相同，因此所述过渡区可以作为所述集电区的延伸，进而使得有效的基区变窄，从而增大电流放大系数β；在进行所述集电区与所述发射区之间的击穿电压(BVceo)检测时，位于所述过渡区底部的所述基区会帮助所述过渡区耗尽，从而使得所述集电区与所述发射区之间的击穿电压增大。另外，所述集电区不能够被所述过渡区简单的进行取代，这是由于所述集电区将位于所述过渡区顶部和底部的基区进行包围，有效的隔绝电流直接流向所述衬底，避免了噪声的产生。

由于所述过渡区的顶部与所述基区顶部之间的距离小于所述集电区顶部和所述基区顶部之间的距离，因此，在所述发射区的多数载流子注入到所述基区后，所述发射区的多数载流子渡越所述基区到达过渡区的过程中，减少了所述发射区的多数载流子与所述基区中的多数载流子的复合耗损，提升了所述发射区的多数载流子到达所述过渡区的数量，由于在通电时所述过渡区与所述集电区之间形成电路导通，因此到达所述过渡区的发射区的多数载流子可直接被所述集电区收集形成集电区电流，使得最终的电流放大系数β增大。另外，由于所述基区内形成了所述过渡区，且所述过渡区的掺杂类型与所述基区的掺杂类型相反，因此在所述基区中增加了两个PN结，使得所述基区的电阻率增大，进而使得所述集电区与所述发射区之间的击穿电压(BVceo)增大，从而提升半导体结构的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。

图4至图11是本发明实施例的一种半导体结构的形成过程的结构示意图。

请参考图4，提供衬底。

所述衬底200为单晶硅、多晶硅、非晶硅或绝缘体上的硅其中的一种；所述衬底200也可以为Si衬底、Ge衬底、GeSi衬底或GaAs衬底。所述衬底200可以为N型衬底、P型衬底或本征衬底。在本实施例中，所述衬底200为Si衬底。

请继续参考图4，在所述衬底200上形成集电区201。

形成所述集电区201的工艺为第一掺杂工艺，所述第一掺杂的掺杂类型根据形成的双极结型晶体管的类型确定，具体的，形成的双极结型晶体管为NPN晶体管时，所述集电区201的掺杂类型为N型掺杂，所述第一掺杂工艺的掺杂类型为N型掺杂；形成的双极结型晶体管为PNP晶体管时，所述集电区201的掺杂类型为P型掺杂，所述第一掺杂工艺的掺杂类型为P型掺杂。

所述N型掺杂的掺杂离子为N型离子，所述N型离子包括：磷离子或砷离子；所述P型掺杂的掺杂离子为P型离子，所述P型离子包括：硼离子或铟离子。

在本实施例中，形成的双极结型晶体管为NPN晶体管，所述第一掺杂工艺的掺杂类型为N型掺杂。在其他实施例中，形成的双极结型晶体管为PNP晶体管，所述第一掺杂工艺的掺杂类型为P型掺杂

在本实施例中，所述第一掺杂工艺的方法为：在所述衬底200表面形成图形化的第一光刻胶层(未图示)；以所述图形化的第一光刻胶层为掩膜，对所述衬底200进行N型离子的注入，在所述衬底200上形成所述集电区201；在形成所述集电区201之后，去除所述图形化的第一光刻胶层。

在本实施例中，在进行所述第一掺杂工艺之前，还包括：在所述衬底200表面形成牺牲氧化层(未图示)，所述牺牲氧化层能避免N型离子注入时对衬底表面造成晶格损伤。

在本实施例中，在形成第一掺杂工艺之后，还包括：对所述衬底200进行第一退火处理，激活注入的所述N型离子并使N型离子进行一定程度的扩散。

请参考图5，在所述集电区201上形成基区202，所述基区202的掺杂类型与所述集电区201的掺杂类型相反，且所述基区202的底部高于所述集电区201的底部。

在本实施例中，所述基区202的掺杂类型为P型掺杂；在其他实施例中，所述基区的掺杂类型还可以为N型掺杂。

在本实施例中，形成所述基区202的工艺采用第二掺杂工艺，所述第二掺杂工艺的方法包括：在所述衬底200表面形成图形化的第二光刻胶层(未图示)，所述图形化的第二光刻胶层暴露出所述集电区201部分表面；以所述图形化的第二光刻胶层为掩膜，对衬底200进行P型离子的注入，在所述集电区201上形成基区202；在形成所述基区202之后，去除所述图形化的第二光刻胶层。

在本实施例中，在第二掺杂工艺之后，还包括：对衬底200进行第二退火处理，激活注入的P型离子并使所述P型离子进行一定程度的扩散。

在本实施例中，所述第二退火处理与所述第一退火处理在同一道工艺中进行。

请参考图6，在所述基区202内形成过渡区203，所述过渡区203的掺杂类型与所述基区202的掺杂类型相反，且所述过渡区203的底部高于所述基区202的底部，所述过渡区203的顶部低于所述基区202的顶部。

通过在所述基区202内的所述过渡区203，所述过渡区203的掺杂类型与所述基区202的掺杂类型相反，且所述过渡区203的底部高于所述基区202的底部，所述过渡区203的顶部低于所述基区202的顶部。由于所述过渡区203与所述集电区201的掺杂类型相同，因此所述过渡区203可以作为所述集电区201的延伸，进而使得有效的基区202变窄，从而增大电流放大系数β；在进行所述集电区201与发射区之间的击穿电压(BVceo)检测时，位于所述过渡区203底部的所述基区202会帮助所述过渡区203耗尽，从而使得所述集电区201与所述发射区之间的击穿电压增大。

另外，所述集电区201不能够被所述过渡区203简单的进行取代，这是由于所述集电区201将位于所述过渡区203顶部和底部的基区202进行包围，有效的隔绝电流直接流向所述衬底200，避免了噪声的产生。

在本实施例中，所述过渡区203的掺杂类型为N型掺杂；在其他实施例中，所述，所述过渡区的掺杂类型为P型掺杂。

在形成所述过渡区203之后，还包括：在所述基区202上形成环形隔离结构，所述环形隔离结构的底部高于所述基区202的底部；在所述基区202和所述集电区201上形成第一隔离结构，所述第一隔离结构环绕所述基区202，且所述第一隔离结构底部高于基区202底部；在所述衬底200和所述集电区201上形成第二隔离结构，所述第二隔离结构环绕所述集电区201，且所述第二隔离结构底部高于集电区201底部。所述环形隔离结构、第一隔离结构和所述第二隔离结构的具体形成过程请参考图7至图9。

请参考图7，在所述基区202上形成环形沟槽204，所述环形沟槽204包围部分所述基区202，且所述环形沟槽204底部高于所述基区202底部。

在本实施例中，在形成所述环形沟槽204的同时，还包括：在所述基区202和所述集电区201上形成第一沟槽205，所述第一沟槽205环绕所述基区202，且所述第一沟槽205底部高于所述基区202底部；在所述衬底200和所述集电区201上形成第二沟槽206，所述第二沟槽206环绕所述集电区201，且所述第二沟槽206底部高于所述集电区201底部。通过同时形成所述环形沟槽204、第一沟槽205和第二沟槽206，能够有效节约工艺步骤，提升生产效率。

所述环形沟槽204的作用为：后续在环形沟槽204内填充介质材料以形成环形隔离结构，在后续形成基极和发射极后，所述环形隔离结构起到电隔离基极和发射极的作用。

所述第一沟槽205和第二沟槽206的作用为：后续在第一沟槽205内填充介质材料以形成第一隔离结构，在后续形成基极和集电极后，所述第一隔离结构起到电隔离基极和发射区的作用；后续在第二沟槽206内填充介质材料以形成第二隔离结构，后续在形成集电极后，所述第二隔离结构起到电隔离集电极与其他电路的作用。

所述环形沟槽204的环形为封闭环形，其中，所述环形为圆环形、椭圆环形、方环形或多边形环形。在本实施例中，所述环形沟槽204的环形为圆环形。

在本实施例中，为了提高后续形成的第一隔离结构和第二隔离结构的隔离能力，所述第一沟槽205和第二沟槽206均为环形沟槽，其中，第一沟槽205环绕所述基区202的四周，所述第二沟槽206环绕所述集电区201的四周。

在本实施例中，形成环形沟槽204、第一沟槽205和第二沟槽206的工艺方法包括：在所述衬底200表面形成图形化的掩膜层(未图示)，所述图形化的掩膜层内具有环形开口、第一开口和第二开口(未图示)；以所述图形化的掩膜层为掩膜，刻蚀去除部分厚度的所述衬底、集电区和基区，在所述基区上形成所述环形沟槽204，在所述基区202和所述集电区201之间形成所述第一沟槽205，在所述集电区201和所述衬底200之间形成所述第二沟槽206。

在本实施例中，采用干法刻蚀工艺刻蚀形成所述环形沟槽204、第一沟槽205和第二沟槽206。

在本实施例中，所述环形沟槽204底部尺寸小于环形沟槽204顶部尺寸，所述环形沟槽204呈现倒梯形的剖面形貌，后续形成的环形隔离结构也具有倒梯形的剖面形貌，因此后续刻蚀环形隔离结构时，由于环形隔离结构表面尺寸大于底部尺寸，使得形成刻蚀环形隔离结构的掩膜层的工艺窗口较大，提高形成掩膜层位置的精确度。

请参考图8和图9，图9是图8中沿A-A线剖面示意图，在所述环形沟槽204、第一沟槽205和第二沟槽206内填充满介质材料层，在所述基区202上形成环形隔离结构207，在所述基区202和所述集电区201之间形成第一隔离结构208，在所述集电区201和所述衬底200之间形成第二隔离结构209。

其中，所述第一隔离结构208环绕所述基区202，且所述第一隔离结构208底部高于所述基区202底部；所述第二隔离结构209环绕所述集电区201，且所述第二隔离结构209底部高于所述集电区201底部。

所述介质材料层的材料为氧化硅或氮氧化硅。在本实施例中，所述介质材料层的材料为氧化硅，采用高纵宽比化学气相沉积工艺形成所述介质材料层，所述高纵宽比化学气相沉积工艺的工艺参数为：反应气体包括硅源气体和氧源气体，其中，硅源气体流量为20sccm～2000sccm，氧源气体流量为10sccm～1000sccm，反应腔室压强为1毫托～50托，反应腔室温度为450度～800度。

在本实施例中，在形成介质材料层之前，采用热氧化工艺在环形沟槽204、第一沟槽205和第二沟槽206的底部和侧壁表面形成线性氧化层(未图示)。通过形成所述氧化层，提高介质材料层与环形沟槽204、第一沟槽205和第二沟槽206侧壁之间的界面性能，

在其他实施例中，所述环形隔离结构、第一隔离结构和第二隔离结构还可以在形成所述基区和所述集电区之前形成。

请参考图10，图10与图9的视图方向一致，在所述基区202上形成发射区210，所述发射区210的掺杂类型与所述基区202的掺杂类型相反，且所述发射区210的底部高于所述基区202的底部。

在本实施例中，所述发射区210具体形成于所述环形隔离结构207包围的所述基区202内。

在本实施例中，所述发射区210的掺杂类型为N型掺杂；在其他实施例中，所述发射区的掺杂类型还可以为P型掺杂.

在本实施例中，形成所述发射区210的工艺采用第三掺杂工艺，所述第三掺杂工艺的方法包括：在衬底200表面形成图形化的第三光刻胶层(未图示)，所述第三光刻胶层暴露出被环形隔离结构207包围的所述基区202侧壁表面以及顶部表面；以所述第三光刻胶层为掩膜，对所述基区202侧壁以及顶部进行N型离子注入，在基区202表面形成发射区210；在形成所述发射区之后，去除所述第三光刻胶层。

请参考图11，在形成所述发射区210之后，还包括：在所述集电区201上形成集电极211，所述集电极211与集电区201的掺杂类型相同，且集电极211的掺杂浓度大于集电区201的掺杂浓度；在所述基区202上形成基极212，所述基极212与所述基区202的掺杂类型相同，且所述基极212的掺杂浓度大于所述基区202的掺杂浓度。

所述集电极211作为集电区201引出端，通过集电极211使集电区201与后续形成的金属硅化物层电连接，进而与其他半导体器件或外部电路电连接；所述基极212作为基区202引出端，通过所述基极212使基区202与后续形成的金属硅化物层电连接，进而与其他半导体器件或外部电路电连接。

在本实施例中，所述集电极211具体形成于所述第一隔离结构208和第二隔离结构209之间的集电区201内。所述集电极211的形成方法包括：在衬底200表面形成图形化的第四光刻胶层(未图示)，使位于第一隔离结构218和第二隔离结构219之间的集电区201表面被暴露出来；以所述图形化的第四光刻胶层为掩膜，对所述暴露出的集电区201进行N型离子注入，形成所述集电极211；在形成所述集电极211之后，去除所述图形化的第四光刻胶层。

在本实施例中，所述基极212具体形成于所述第一隔离结构208和所述环形隔离结构207之间，所述基极211的形成方法包括：在衬底200表面形成图形化的第五光刻胶层(未图示)，使位于第一隔离结构208和环形隔离结构207之间基区202被暴露出来；以所述图形化的第五光刻胶层为掩膜，对所述暴露出的基区202进行P型离子注入，形成所述基极212；在形成所述基极之后，去除所述图形化的第五光刻胶层。

相应的，本发明的实施例中，还提供了一种半导体结构，请继续参考图11，包括：衬底200；位于所述衬底200上的集电区201；位于所述集电区201上的基区202，所述基区202的掺杂类型与所述集电区201的掺杂类型相反，且所述基区202的底部高于所述集电区201的底部；位于所述基区202内的过渡区203，所述过渡区203的掺杂类型与所述基区202的掺杂类型相反，且所述过渡区203的底部高于所述基区202的底部，所述过渡区203的顶部低于所述基区202的顶部；位于所述基区202上的发射区210，所述发射区210的掺杂类型与基区202的掺杂类型相反，且所述发射区210的底部高于所述基区202的底部。

在本实施例中，还包括：位于所述集电区201上的集电极211，所述集电极211与集电区201的掺杂类型相同，且集电极211的掺杂浓度大于集电区201的掺杂浓度；位于所述基区202上的基极212，所述基极212与所述基区202的掺杂类型相同，且所述基极212的掺杂浓度大于所述基区202的掺杂浓度。

在本实施例中，还包括：位于所述基区202上的环形隔离结构207，所述环形隔离结构207包围所述发射区210和部分所述基区202，且所述环形隔离结构207的底部高于所述基区202的底部。

在本实施例中，还包括：位于所述基区202和所述集电区201上的第一隔离结构208，所述第一隔离结构208环绕所述基区202，且所述第一隔离结构208底部高于基区202底部；位于所述衬底200和所述集电区201上的第二隔离结构209，所述第二隔离结构209环绕所述集电区201，且所述第二隔离结构209底部高于集电区201底部。

在本实施例中，所述集电区201的掺杂类型为N型掺杂，所述基区202的掺杂类型为P型掺杂，所述发射区210的掺杂类型为N型掺杂，所述过渡区203的掺杂类型为N型掺杂。在其他实施例中，所述集电区的掺杂类型为P型掺杂，所述基区的掺杂类型为N型掺杂，所述发射区的掺杂类型为P型掺杂，所述过渡区的掺杂类型为P型掺杂。

在本实施例中，所述N型掺杂的掺杂离子为N型离子，所述N型离子包括：磷离子或砷离子；所述P型掺杂的掺杂离子为P型离子，所述P型离子包括：硼离子或铟离子。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。