阅读说明：本技术 一种高频双极晶体管制备方法 (Preparation method of high-frequency bipolar transistor ) 是由 张新欣 于 2020-12-11 设计创作，主要内容包括：本发明的一种高频双极晶体管制备方法涉及一种带有外置基区结构的双极晶体管制造方法,目的是为了克服在现有的双极晶体管结构基础上降低器件Vcesat时,影响器件BVCBO的问题,方法如下：制成重掺杂N型阱区,该重掺杂N型阱区贯穿N型外延层,且底部插入N型埋层；使用光刻胶将表面浅槽处的重掺杂N型阱区覆盖,再通过光刻胶和氧化硅阻挡,在重掺杂N阱的两侧做P+外基区的倾斜注入,且使重掺杂N阱与P+外基区达到电荷平衡；对基区进行快速热退火,使得多晶硅-1内的P型杂质进入到N型外延层,形成P型的基区接触区,基区接触区与P+外基区连接；并且,基区接触区的浓度要大于P+外基区的浓度。(The invention discloses a preparation method of a high-frequency bipolar transistor, relates to a manufacturing method of a bipolar transistor with an external base region structure, and aims to solve the problem that when a device Vcesat is reduced on the basis of the existing bipolar transistor structure, the BVCBO of the device is influenced, wherein the method comprises the following steps: manufacturing a heavily doped N-type well region, wherein the heavily doped N-type well region penetrates through the N-type epitaxial layer, and the bottom of the heavily doped N-type well region is inserted into the N-type buried layer; covering a heavily doped N-type well region at the shallow groove on the surface by using photoresist, and performing inclined injection of a P + outer base region on two sides of the heavily doped N-type well through the photoresist and silicon oxide barrier, so that the heavily doped N-type well and the P + outer base region reach charge balance; carrying out rapid thermal annealing on the base region to enable P-type impurities in the polycrystalline silicon-1 to enter the N-type epitaxial layer to form a P-type base region contact region, wherein the base region contact region is connected with the P + outer base region; and the concentration of the base contact region is greater than that of the P + outer base region.)

一种高频双极晶体管制备方法

技术领域

本发明涉及一种晶体管的制造方法，具体涉及一种带有外置基区结构的双极晶体管制造方法。

背景技术

起源于1948年发明的点接触晶体三极管，50年代初发展成结型三极管即现在所称的双极型晶体管。双极型晶体管有两种基本结构：PNP型和NPN型。在这3层半导体中，中间一层称基区，外侧两层分别称发射区和集电区。当基区注入少量电流时，在发射区和集电区之间就会形成较大的电流，这就是晶体管的放大效应。

并且双极晶体管中，电子和空穴同时参与导电。同场效应晶体管相比，双极型晶体管开关速度慢，输入阻抗小，功耗大。单双极型晶体管体积小、重量轻、耗电少、寿命长、可靠性高，已广泛用于广播、电视、通信、雷达、计算机、自控装置、电子仪器、家用电器等领域，起放大、振荡、开关等作用。

但如图1～图8所示，目前的双极晶体管结构中，电子扩散通过基区后，必须要在垂直方向上经过整个N型外延层，才能被N型埋层收集，之后再通过N阱被集电极收集。

而实际中，为维持器件较高的BVCBO(集电结的击穿电压)，必须要将N型外延层浓度做得较淡，此时，在N型外延层的电子运动路径上的电阻较大，器件的Vcesat(饱和时基极-发射极间压降)很高。可是若要降低器件的Vcesat，则必须要将N型外延层电阻率降低，此时器件的BVCBO又会受到影响。

发明内容

本发明的目的是为了克服在现有的双极晶体管结构基础上降低器件Vcesat时，影响器件BVCBO的问题，提供了一种高频双极晶体管制备方法。

本发明的一种高频双极晶体管制备方法，方法具体步骤如下：

步骤一、在P衬底上制作隔离沟槽、N型埋层、N型外延层和深N阱；

步骤二、制成重掺杂N型阱区，该重掺杂N型阱区贯穿N型外延层，且底部插入N型埋层；

步骤三、在N型外延层的上表面制成有源区；

步骤四、在N型外延层和有源区的上表面自下向上依次沉积多晶硅-1和表面氧化硅；

步骤五、对表面氧化硅和多晶硅-1进行光刻及刻蚀，将部分表面氧化硅及多晶硅-1去除，露出有源区的部分上表面和N型外延层的部分上表面；且重掺杂N型阱区的上表面位于该N型外延层的部分上表面中；

步骤六、通过氧化硅阻挡，对N型外延层做自对准沟槽刻蚀形成表面浅槽，表面浅槽的深度与晶体管基区的深度相同；

步骤七、使用光刻胶将表面浅槽处的重掺杂N型阱区覆盖，再通过光刻胶和氧化硅阻挡，在重掺杂N阱的两侧做P+外基区的倾斜注入，且使重掺杂N阱与P+外基区达到电荷平衡；

步骤八、对基区进行快速热退火，使得多晶硅-1内的P型杂质进入到N型外延层，形成P型的基区接触区，基区接触区与P+外基区连接；并且，基区接触区的浓度要大于P+外基区的浓度；

步骤九、在表面浅槽内填充P型轻掺杂外延，并对P型轻掺杂外延进行外延层回刻形成P-基区；

步骤十、进行隔离侧墙、多晶硅发射极以及金属电极等的制作，完成晶体管的制备。

进一步地，重掺杂N型阱区的掺杂浓度为1E15/cm³～3E15/cm³。

进一步地，多晶硅-1的注入离子为B，注入能量为30～80KeV，注入剂量为2E15/cm³～4E15/cm³，厚度为

进一步地，表面氧化硅的厚度为

进一步地，表面浅槽的深度为

进一步地，P+外基区的注入离子为BF₂，注入能量为20～40KeV，且该P+外基区的注入剂量为重掺杂N阱注入剂量的一半。

进一步地，对基区进行快速热退火的温度为950～1050℃，时间为20～30min。

本发明的有益效果是：

本发明的一种高频双极晶体管制备方法工艺流程简单，与现有的工艺兼容，易实现；

在电子通过扩散穿过基区后，会马上被重掺杂N阱收集，由于重掺杂N阱电阻率很低，大幅降低电子运动路径电阻，大幅降低器件的Vcesat；

同时，在重掺杂N阱两侧，设置有P+外基区，当集电极-基极反偏时，此外基区可以与重掺杂N阱实现全部耗尽，通过形成的耗尽高阻层保护P-基区，承担集电极的反偏电压，从而提升集电极-基极之间的耐压。

即在保证器件BVCBO的前提下，降低了器件的Vcesat。

附图说明

图1为现有的双极晶体管主要形成工艺的步骤1的原理示意图；

图2为现有的双极晶体管主要形成工艺的步骤2的原理示意图；

图3为现有的双极晶体管主要形成工艺的步骤3的原理示意图；

图4为现有的双极晶体管主要形成工艺的步骤4的原理示意图；

图5为现有的双极晶体管主要形成工艺的步骤5的原理示意图；

图6为现有的双极晶体管主要形成工艺的步骤6的原理示意图；

图7为现有的双极晶体管主要形成工艺的步骤7的原理示意图；

图8为现有的双极晶体管主要形成工艺的步骤8的原理示意图；

其中，图1～图8中的附图标记为：1-氧化硅，2-光刻胶，3-多晶硅-1，4-基区结，5-发射极多晶；c-集电极，b-基极，e-发射极；

图9为实施方式一的一种高频双极晶体管制备方法中步骤一的原理示意图；

图10为实施方式一的一种高频双极晶体管制备方法中步骤二的原理示意图；

图11为实施方式一的一种高频双极晶体管制备方法中步骤三的原理示意图；

图12为实施方式一的一种高频双极晶体管制备方法中步骤四的原理示意图；

图13为实施方式一的一种高频双极晶体管制备方法中步骤五的原理示意图；

图14为实施方式一的一种高频双极晶体管制备方法中步骤六的原理示意图；

图15为实施方式一的一种高频双极晶体管制备方法中步骤七的原理示意图；

图16为实施方式一的一种高频双极晶体管制备方法中步骤八的原理示意图；

图17为实施方式一的一种高频双极晶体管制备方法中步骤九的原理示意图；

图18为实施方式一的一种高频双极晶体管制备方法中步骤十的原理示意图；

图19为实施方式一的一种高频双极晶体管制备方法中步骤十一的原理示意图。

具体实施方式

具体实施方式一，现有的双极晶体管主要形成工艺如下：

步骤1、如图1所示，按传统工艺，完成N型埋层，N型外延，及沟槽隔离。其中沟槽内可填充氧化物，氧化物+多晶硅等。不做特别限定；

步骤2、如图2所示，按传统工艺完成N阱及有源区制作；

步骤3、如图3所示，做多晶硅-1淀积及多晶P型注入；

步骤4、如图4所示，重新淀积一层二氧化硅。并完成多晶层光刻；

步骤5、如图5所示，分别完成氧化硅及多晶硅刻蚀，并完成去胶；

步骤6、如图6所示，做基区注入及高温扩散。形成浅的基区结；

步骤7、如图7所示，完成侧墙隔离，并形成发射极多晶；

步骤8、如图8所示，完成器件介质隔离及金属引线，现有的双极晶体管制备完毕。

而本实施方式中一种高频双极晶体管制备方法，其中针对现有双极晶体管的问题。在保证器件BVCBO的同时，有效降低器件的Vcesat，大幅提升器件性能。

步骤一、如图9所示，按传统工艺，完成器件的沟槽隔离，N型埋层，N型外延层，深N阱的制作；

步骤二、如图10所示，通过光刻后注入，注入后驱入的方式在N型外延层内形成重掺杂N型阱区。除光刻后注入方式以外，也可以通过沟槽刻蚀后填充N型外延的方式形成重掺杂N型阱区。不做特别限定。重掺杂N型阱区的掺杂浓度通常为1E15/cm³-3E15/cm³之间；

步骤三、如图11所示，按传统工艺，通过光刻，刻蚀，氧化等工艺，形成器件的有源区，定义器件位置，不做特别限定；

步骤四、如图12所示，淀积一层多晶硅-1，厚度通常为2000-3000埃之间，并完成多晶硅-1的P型注入，注入条件与背景技术一致，通常注入离子为B，注入能量为30-80KeV之间，注入剂量通常为2E15/cm³-4E15/cm³之间；注入后在多晶硅-1表面淀积一层氧化硅。氧化硅厚度通常为2500-3500埃之间；

步骤五、如图13所示，做多晶硅-1的光刻及刻蚀。将部分氧化硅及多晶硅-1去除。

步骤六、如图14所示，在表面氧化硅阻挡下，对N型外延层做自对准沟槽刻蚀。形成表面浅槽，沟槽深度与器件基区深度相同，通常为7000-9000埃之间；

步骤七、如图15所示，做P+外基区的光刻。近需将重掺杂N阱保护起来即可；

步骤八、如图16所示，在光刻胶及表面氧化硅阻挡下，做P+外基区的倾斜注入。注入离子为BF₂，注入能量为20-40KeV之间。注入剂量要参考重掺杂N阱剂量，最终使得重掺杂N阱与两侧的P+外基区可以达到电荷平衡。典型的P+外基区注入剂量为重掺杂N阱的一半；

步骤九、如图17所示，做基区的快速热退火。退火温度通常为950-1050°，时间通常为20-30min之间。经过快速热退火，多晶硅-1内的P型杂质会进入N型外延层，形成P型的基区接触区，并与外基区连接到一起；

由于基区接触区的浓度要大于P+外基区的浓度，因此，当P型杂质从多晶硅-1进入到外延层之后，侧面注入的P+外基区会被覆盖掉。仅在重掺杂N阱两侧形成P+外基区；

步骤十、如图18所示，在沟槽内填充P型轻掺杂外延，并完成外延层回刻。实现表面平坦化；形成P-基区；

步骤十一、如图19所示，按传统工艺，形成包括侧墙隔离，多晶硅发射极，以及金属电极等的制作。

采用上述方案，电子通过扩散穿过基区后，会马上被重掺杂N阱收集，由于重掺杂N阱电阻率很低，大幅降低电子运动路径电阻，大幅降低器件的Vcesat。同时，在重掺杂N阱两侧，设置有P+外基区，当收集极-基极反偏时，此外基区可以与重掺杂N阱实现全部耗尽，通过形成的耗尽高阻层保护P-基区，承担集电极的反偏电压，从而提升集电极-基极之间的耐压。也即在保证器件BVCBO的前提下，降低了器件的Vcesat。同时，工艺流程简单，与现有的工艺兼容，易实现。