阅读说明：本技术 一种用于esd保护的基区变掺杂晶体管 (Base region variable doping transistor for ESD protection ) 是由 蒲石 田泽 郎静 邵刚 谢运祥 于 2020-12-05 设计创作，主要内容包括：本发明涉及一种用于ESD保护的基区变掺杂晶体管。本发明包括P型衬底、第一NWELL区、第一PWELL区、第一N+接触区、第二N+接触区和第一P+接触区,第一NWELL区位于P型衬底内部上方,第一PWELL区位于第一NWELL区内部右上方,第一N+接触区位于第一NWELL区内部左上方,第二N+接触区位于第一PWELL区内部左上方,第一P+接触区位于第一PWELL区内部右上方,第一PWELL区通过线性变掺杂的掺杂方式形成。本发明能够通过基区的自建场降低基区的输运系数,从而提高器件的维持电压,避免闩锁效应的发生。(The invention relates to a base region variable doping transistor for ESD protection. The N + contact area is positioned on the left upper part inside the first NWELL area, the second N + contact area is positioned on the left upper part inside the first NWELL area, the first P + contact area is positioned on the right upper part inside the first PWELL area, and the first PWELL area is formed by a doping mode of linear varying doping. The invention can reduce the transport coefficient of the base region through the self-built field of the base region, thereby improving the maintaining voltage of the device and avoiding the occurrence of latch-up effect.)

一种用于ESD保护的基区变掺杂晶体管

技术领域

本发明涉及电子科学与技术领域，主要用于静电泄放(Electro StaticDischarge，简称为ESD)防护技术，具体涉及一种用于ESD保护的基区变掺杂晶体管。

背景技术

ESD即静电泄放，是自然界普遍存在的现象。ESD存在于人们日常生活的各个角落。而就是这样习以为常的电学现象对于精密的集成电路来讲却是致命的威胁。

随着集成电路制造工艺的提高，其最小线宽已经下降到亚微米甚至纳米的级别，在带来芯片性能提高的同时，其抗ESD打击能力也大幅度降低，因此静电损害更严重。而工艺发展与芯片的抗ESD能力的矛盾成为了集成电路设计者必须考虑的问题。

用于ESD保护的常规器件包括：Diode、MOSFET、Resistor、BJT、SCR等。与其它触发结构相比,NPN结构具有双向导通特性和良好的保护性能，并常寄生于多种触发结构中,因此对ESD保护器件的研究和应用有重要的意义。

维持电压是ESD保护器件的一个重要设计参数,其值必须大于所保护电路的正常工作电压,才能使保护器件避免进入闩锁状态并具有抗闩锁能力。传统的用于ESD防护的传统NPN结构有一个致命的缺点，那就是NPN管在开启后会发生一个折回(snapback)现象，折回后的维持电压很低。若被保护电路的VDD为很高，那么该NPN一旦触发将不会自关断，从而闩锁效应发生。

发明内容

本发明为解决背景技术中存在的上述技术问题，而提供一种用于ESD防护的具有高维持电压的NPN晶体管,本发明结构为基区变掺杂的NPN器件结构，能够通过基区的自建场降低基区的输运系数，从而提高器件的维持电压，避免闩锁效应的发生。

本发明的技术解决方案是：本发明为一种用于ESD保护的基区变掺杂晶体管结构，其特殊之处在于：所述晶体管结构包括P型衬底、第一NWELL区、第一PWELL区、第一N+接触区、第二N+接触区和第一P+接触区，第一NWELL区位于P型衬底内部上方，第一PWELL区位于第一NWELL区内部右上方，第一N+接触区位于第一NWELL区内部左上方，第二N+接触区位于第一PWELL区内部左上方，第一P+接触区位于第一PWELL区内部右上方，第一PWELL区通过线性变掺杂的掺杂方式形成。

作为晶体管基区的第一PWELL区掺杂不均匀，靠近第二N+接触区的掺杂浓度低，靠近第一N+接触区的掺杂浓度高。

一种用于ESD保护的基区变掺杂晶体管结构，其特殊之处在于：所述晶体管结构包括P型衬底、第二NWELL区、第二P+接触区、第三N+接触区和第三P+接触区，第二NWELL区位于P型衬底内部右上方，第二P+接触区位于第二NWELL区内部左上方，第三N+接触区位于第二NWELL区内部右上方，第三P+接触区位于P型衬底内部左上方，所述第二NWELL区通过线性变掺杂的掺杂方式形成

作为晶体管基区的第二NWELL区掺杂不均匀，靠近第三P+接触区的掺杂浓度低，靠近第二P+接触区的掺杂浓度高。

本发明提供的一种用于ESD保护的基区变掺杂晶体管通过基区变掺杂来降低基区的输运系数，从而提高器件的维持电压，避免闩锁效应的发生。

附图说明

图1为本发明的实施例一的结构图；

图2为本发明的基区变掺杂的工艺图；

图3为本发明的实施例二的结构图。

附图标记说明如下：

01、P型衬底；10、第一NWELL区；13、第二NWELL区；22、第一PWELL区；20、第二PWELL区；11、第一N+接触区；12、第二N+接触区；14、第三N+接触区；21、第一P+接触区；23、第二P+接触区；24、第三P+接触区。

具体实施方式

下面结合附图和具体实施例对本发明的技术方案做进一步详细描述。

实施例1

参见图1，本发明实施例一的结构包括：P型衬底01、第一NWELL区10、第一PWELL区22、第一N+接触区11、第二N+接触区12和第一P+接触区21，第一NWELL区10位于P型衬底01内部上方，第一PWELL区22位于第一NWELL区10内部右上方，第一N+接触区11位于第一NWELL区10内部左上方，第二N+接触区12位于第一PWELL区22内部左上方，第一P+接触区21位于第一PWELL区22内部右上方，第一PWELL区10通过线性变掺杂的掺杂方式形成。

参见图2，本实施例一的工作原理为：在第一PWELL区10的变掺杂基区，通过线性变掺杂的方式形成，掺杂不均匀，靠近发射区(第二N+接触区12)的掺杂浓度低，靠近集电区(第一N+接触区11)的掺杂浓度高，在室温下杂质会全电离，因此多子空穴有与受主杂质近似相同的浓度分布。空穴浓度的不均匀导致空穴从高浓度处向低浓度处扩散，而电离杂质却固定不动，于是在靠近集电区附近带负电荷，在靠近发射区附近带正电荷。空间电荷的分离形成了内建电场。内建电场抑制注入基区的少子(电子)向集电区漂移，对基区少子的输运起了抑制作用，从而降低了基区的输运系数，提高了器件的维持电压。

实施例2

参见图3，本发明实施例二的结构包括：P型衬底01、第二NWELL区13、第二P+接触区23、第三N+接触区14和第三P+接触区24，第二NWELL区13位于P型衬底01内部右上方，第三P+接触区24位于P型衬底01内部左上方，第二P+接触区23位于第二NWELL区13内部左上方，第三N+接触区14位于第二NWELL区13内部右上方，第二NWELL区13通过线性变掺杂的掺杂方式形成。

第二NWELL区13的变掺杂基区，通过线性变掺杂的方式形成，掺杂不均匀，靠近发射区(第三P+接触区24)的掺杂浓度低，靠近集电区(第二P+接触区23)的掺杂浓度高。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细地说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。