具体实施方式

根据本说明书或申请中所公开的概念的实施例的具体结构或功能描述仅用于描述根据本公开的概念的实施例。根据本公开的概念的实施例可以以各种形式执行，并且描述不限于在本说明书或申请中描述的实施例。

本公开的实施例提供了具有改进的寿命的存储装置及其操作方法。

根据本技术，存储装置可以具有改进的寿命，并且提供了操作存储装置的方法。

图1是用于描述根据本公开的实施例的存储装置的图。

参考图1，存储装置50可以包括存储器装置100和控制存储器装置100的操作的存储器控制器200。存储装置50可以是在主机400(诸如蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视、平板电脑或车载信息娱乐系统)的控制下存储数据的装置。

根据作为与主机400的通信方法的主机接口，存储装置50可以被制造为各种类型的存储装置之一。例如，存储装置50可以被配置作为诸如SSD、MMC、eMMC、RS-MMC和micro-MMC形式的多媒体卡、SD、mini-SD和micro-SD形式的安全数字卡、通用串行总线(USB)存储装置、通用闪存(UFS)装置、个人计算机存储器卡国际协会(PCMCIA)卡类型的存储装置、外围部件互连(PCI)卡类型的存储装置、PCI快速(PCI-E)卡类型的存储装置、紧凑型闪存(CF)卡、智能媒体卡和记忆棒之类的各种类型的存储装置中的任一个。

存储装置50可以被制造为各种类型的封装中的任一个。例如，存储装置50可以被制造为诸如叠层封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板载芯片(COB)、晶圆级制造封装(WFP)和晶圆级堆叠封装(WSP)之类的各种类型的封装类型中的任一个。

存储器装置100可以存储数据。存储器装置100在存储器控制器200的控制下操作。存储器装置100可以包括存储器单元阵列(未示出)，存储器单元阵列包括存储数据的多个存储器单元。

每个存储器单元可以被配置作为存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)或能够存储四个数据位的四级单元(QLC)。

存储器单元阵列(未示出)可以包括多个存储器块。一个存储器块可以包括多个页。在一个实施例中，页可以是用于将数据存储在存储器装置100中或读取存储器装置100中存储的数据的单位。存储器块可以是用于擦除数据的单位。

在一个实施例中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存装置、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻型随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。在本说明书中，为了便于描述，假定存储器装置100是NAND闪存。

存储器装置100被配置为从存储器控制器200接收命令CMD和地址ADDR，并且访问由存储器单元阵列中的由地址选择的区域。存储器装置100可以对由地址ADDR选择的区域执行由命令CMD指示的操作。例如，存储器装置100可以执行编程操作、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据存储在由地址ADDR选择的区域中。在读取操作期间，存储器装置100可以从由地址ADDR选择的区域读取数据。在擦除操作期间，存储器装置100可以擦除由地址ADDR选择的区域中存储的数据。

在一个实施例中，存储器装置100可以包括多个平面。平面可以是能够独立执行操作的单位。例如，存储器装置100可以包括两个、四个或八个平面。多个平面可以分别独立地同时执行编程操作、读取操作或擦除操作。如本文中关于事件所使用的词语“同时”和“同时地”是指事件在重叠的时间间隔上发生。例如，如果第一事件在第一时间间隔内发生，并且第二事件在第二时间间隔内同时发生，则第一间隔和第二间隔至少部分地彼此重叠，使得存在第一事件和第二事件均发生的时间。

平面可以包括多个存储器块。当存储器装置100包括多个平面时，每个平面中包括的存储器单元的可靠性可能不同。例如，根据存储器单元被定位在存储器装置100中的物理位置，存储器单元的可靠性可能不同。由于存储器单元的所有可靠性均不同，存储器块的可靠性也可能不同。通常，由于属于同一平面的存储器块被设置在相似的物理位置中，属于同一平面的存储器块可以被视为具有相似的可靠性。

存储器控制器200可以控制存储装置50的整体操作。

当向存储装置50供电时，存储器控制器200可以执行固件(FW)。当存储器装置100是闪存装置时，固件(FW)可以包括控制与主机400的通信的主机接口层(HIL)、控制存储器控制器200与主机400之间的通信的闪存转换层(FTL)、以及控制与存储器装置100的通信的闪存接口层(FIL)。

存储器控制器200可以包括操作控制器210和数据转换器220。

操作控制器210可以从主机400接收数据和逻辑块地址LBA，并且可以将逻辑块地址LBA转换为物理块地址PBA，物理块地址PBA指示存储器装置100中包括的数据将被存储的存储器单元的地址。在本说明书中，逻辑块地址LBA和“逻辑地址”或“逻辑性地址”可以用作相同的含义。在本说明书中，物理块地址PBA和“物理地址”可以用作相同的含义。

操作控制器210可以根据主机400的请求来控制存储器装置100执行编程操作、读取操作或擦除操作。在编程操作期间，操作控制器210可以向存储器装置100提供写入命令、物理块地址PBA和数据。在读取操作期间，操作控制器210可以向存储器装置100提供读取命令和物理块地址PBA。在擦除操作期间，操作控制器210可以向存储器装置100提供擦除命令和物理块地址PBA。

在一个实施例中，不论来自主机400的请求如何，操作控制器210可以独立地生成命令、地址和数据，并且将命令、地址和数据传输到存储器装置100。例如，操作控制器210可以在伴随执行损耗均衡、读取回收、垃圾收集等时，将用于执行读取操作和编程操作的命令、地址和数据提供给存储器装置100。

在一个实施例中，存储器控制器200可以控制至少两个或更多个存储器装置100。在这种情况下，存储器控制器200可以根据交错方法来控制存储器装置100以改进操作性能。交错方法可以是控制针对至少两个存储器装置100的操作彼此重叠的方法。备选地，交错方法可以是其中至少两个或更多个存储器装置100并行操作的方法。

缓冲存储器(未示出)可以临时存储从主机400提供的数据(即，待存储在存储器装置100中的数据)或者可以临时存储从存储器装置100读取的数据。在一个实施例中，缓冲存储器(未示出)可以是易失性存储器装置。例如，缓冲存储器(未示出)可以是动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。

数据转换器220可以转换待存储在存储器装置100中的数据。

为了便于描述，存储器装置100中包括的一个物理页中存储的数据单位被定义为数据块(data chunk)。

当操作控制器210分配待存储数据块的物理块地址时，数据转换器220可以加扰待存储在不同平面中的数据块。例如，数据转换器220可以将待存储在不同平面中的数据块划分(解析)为多个子数据块。数据转换器220可以生成加扰数据块，加扰数据块包括所划分的多个子数据块之中的从不同数据块划分出的子数据块。

在一个实施例中，操作控制器210可以向存储器装置100提供编程命令，编程命令指示将加扰数据块存储在与待存储数据块的物理块地址相对应的区域中。

在一个实施例中，数据块的数目和加扰数据块的数目可以相同。

在一个实施例中，数据块的数目可以与存储器装置100中包括的平面的数目相同。

在一个实施例中，从数据块划分的子数据块的数目可以与存储器装置100中包括的平面的数目相同。

在一个实施例中，加扰数据块中包括的子数据块的数目可以与存储器装置100中包括的平面的数目相同。

数据转换器220可以生成加扰信息并且可以存储加扰信息，加扰信息是关于一起被加扰的数据块的信息。在一个实施例中，加扰信息可以包括数据块的物理块地址、加扰数据块的物理块地址、子数据块将被存储的物理块地址、以及指示子数据块被存储的页中的子数据块的编号的位置信息。此处，物理块地址可以包括平面地址、块地址或页地址中的任一个。

在读取操作期间，当从主机400提供逻辑块地址LBA时，操作控制器210可以获得映射到逻辑块地址LBA的物理块地址PBA。例如，操作控制器210可以从缓冲存储器(未示出)中存储的逻辑物理表L2P TABLE中获得与请求读取的逻辑块地址LBA相对应的物理块地址PBA。

操作控制器210可以基于在编程操作期间由数据转换器220存储的加扰信息以及加扰数据块被存储的物理块地址来获得待读取的加扰数据块。用于请求存储器装置中存储的加扰数据块的读取命令可以被提供给存储器装置。

当提供了由存储器装置100读取的加扰数据块时，操作控制器210可以控制数据转换器220使用加扰信息来对加扰数据块进行解扰。因此，存储器控制器200可以获得与主机400请求的逻辑块地址LBA相对应的原始数据。

根据本公开的实施例，当数据块通过加扰被转换为加扰数据块并且被存储时，待存储在具有相对低可靠性的存储器单元中的数据可以被划分并存储在具有相对高可靠性的存储器单元中。因此，可以防止将数据仅存储在具有相对低可靠性的存储器单元中。

主机400可以使用各种通信方法中的至少一种来与存储装置50通信，诸如通用串行总线(USB)、串行AT附件(SATA)、串行附件SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围部件互连(PCI)、PCI快速(PCIe)、非易失性存储器快速(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、注册的DIMM(RDIMM)和减载DIMM(LRDIMM)。

图2是用于描述没有数据加扰的数据存储的图。

参考图2，缓冲存储器230可以包括L2P表和写入缓冲器。L2P表可以是指示由参考图1描述的主机400提供的逻辑块地址LBA与存储器装置100的存储器单元的物理块地址PBA之间的映射关系的表。在图2中，假定第一逻辑块地址LBA1至第四逻辑块地址LBA4分别被映射到第一物理块地址PBA1至第四物理块地址PBA4。第一物理块地址PBA1可以是指示存储器装置100中包括的第一平面PLANE1至第四平面PLANE4之中的第一平面PLANE1中包括的存储器单元的物理块地址。例如，第一物理块地址PBA1可以是指示第一平面PLANE1中包括的存储器块中包括的任一页的物理块地址。以相同的方式，第二物理块地址PBA2可以是指示第二平面PLANE2中包括的存储器块中包括的任一页的物理块地址，第三物理块地址PBA3可以是指示第三平面PLANE3中包括的存储器块中包括的任一页的物理块地址。第四物理块地址PBA4可以是指示第四平面PLANE4中包括的存储器块中包括的任一页的物理块地址。

写入缓冲器可以临时存储待存储在存储器装置100中的数据。写入缓冲器可以包括数据将被存储的物理块地址PBA和待被存储在对应存储器单元中的数据块。例如，逻辑块地址LBA和物理块地址PBA可以被映射为使得第一数据块DATA CHUNK1至第四数据块DATACHUNK4被分别存储在第一物理块地址PBA1至第四物理块地址PBA4中。

缓冲存储器230可以被包括在参考图1描述的存储器控制器200内部，或者可以被实现为存储器控制器200外部的独立硬件。缓冲存储器230可以是易失性存储器。

参考图1描述的操作控制器210可以向存储器装置100提供编程命令，编程命令指示像存储在写入缓冲器中一样将第一数据块DATA CHUNK1至第四数据块DATA CHUNK4分别存储到第一物理块地址PBA1至第四物理块地址PBA4。

存储器装置100可以包括第一平面PLANE1至第四平面PLANE4。在图2中，通过测试过程，假设在存储器装置100中，第一平面PLANE1中包括的存储器单元的可靠性相对不好，并且剩余的第二平面PLANE2至第四平面PLANE4中包括的存储器单元的可靠性相对较好。

此后，当从相应平面读取DATA CHUNK1至DATA CHUNK4时，更多的错误位可能被包括在第一平面PLANE1中存储的数据块中，第一平面PLANE1包括具有较低可靠性的存储器单元。结果，第一平面PLANE1中包括的存储器块可能被更早地确定为坏块，并且存储器装置100的寿命可能不会被改进。

图3是用于描述图1的存储器控制器200的结构的框图。

参考图3，存储器控制器200可以包括操作控制器210、数据转换器220和缓冲存储器230。

操作控制器210可以从参考图1描述的主机400接收数据块和逻辑块地址LBA并且可以将逻辑块地址LBA转换为物理块地址PBA，逻辑块地址LBA是用于识别对应数据块的地址，物理块地址PBA指示数据块待被存储的页地址。例如，操作控制器210可以分配数据块待被存储的物理块地址PBA。

L2P表可以被存储在缓冲存储器230中，L2P表是指示由主机400提供的逻辑块地址LBA与存储器装置100的物理块地址PBA之间的映射关系的表。

在一个实施例中，缓冲存储器230可以进一步包括写入缓冲器。操作控制器210可以将物理块地址PBA被分配到的数据块临时存储到写入缓冲器。

数据转换器220可以包括执行数据加扰的数据加扰器221、执行数据解扰的数据解扰器223、以及存储加扰信息的加扰信息存储部222。在一个实施例中，加扰信息存储部222可以被包括在缓冲存储器230中。

数据加扰器221可以将写入缓冲器中存储的数据块之中的所分配的物理块地址PBA彼此不同的数据块确定为待被加扰的数据块。

在一个实施例中，待被加扰的数据块的数目可以与存储器装置100中包括的平面的数目相同。在一个实施例中，数据块可以是被分配有与不同平面相对应的物理块地址PBA的数据。

数据加扰器221可以加扰待存储在不同平面中的数据块。例如，数据加扰器221可以将待存储在不同平面中的数据块中的每一个划分(解析)为多个子数据块。

此时，数据加扰器221可以将每个数据块划分为与存储器装置100中包括的平面的数目相对应的子数据块。

数据加扰器221可以生成加扰数据块，加扰数据块仅由在所划分的多个子数据块之中的从不同数据块划分的子数据块配置。即，加扰数据块包括与存储器装置100中包括的平面的数目相对应的子数据块，并且加扰数据块中包括的子数据块可以是从不同数据块划分的数据。

在一个实施例中，数据块的数目和加扰数据块的数目可以相同。

数据加扰器221可以生成作为关于加扰数据块的信息的加扰信息，并且将加扰信息存储在加扰信息存储部222中。在一个实施例中，加扰信息可以包括数据块的物理块地址、加扰数据块的物理块地址、子数据块待被存储的物理块地址、以及指示子数据块在页中的编号的位置信息。此处，物理块地址可以包括平面地址、块地址或页地址中的任一个。

在一个实施例中，操作控制器210可以向存储器装置100提供编程命令，编程命令指示将加扰数据块存储在与待存储数据块的物理块地址相对应的区域中。

在读取操作期间，当从主机400提供逻辑块地址LBA时，操作控制器210可以获得映射到逻辑块地址LBA的物理块地址PBA。例如，操作控制器210可以从缓冲存储器230中存储的逻辑物理表L2P TABLE中获得与被请求读取的逻辑块地址LBA相对应的物理块地址PBA。

操作控制器210可以获得当数据块被存储时一起加扰的加扰数据块所在的物理块地址PBA，该数据块基于加扰信息存储部222中存储的加扰信息来被存储在与从主机400请求读取的逻辑块地址LBA相对应的物理块地址PBA中。

操作控制器210可以将用于请求存储器装置100中存储的加扰数据块的读取命令提供给存储器装置。

当由存储器装置100读取的加扰数据块被提供给存储器控制器200时，操作控制器210可以控制数据转换器220使用加扰信息来对加扰数据块进行解扰。因此，存储器控制器200可以获得与主机400请求的逻辑块地址LBA相对应的数据块。

根据本公开的实施例，数据块可以通过加扰被转换为加扰数据块并且被存储。即，待存储在一个页中的数据块可以被划分为多个子数据块，并且每个子数据块可以被分布并且存储在属于不同平面的页中。因此，待存储在具有相对低可靠性的存储器单元中的数据可以被划分并且存储在具有相对高可靠性的存储器单元中。因此，可以防止将数据仅存储在具有相对低可靠性的存储器单元中。

图4是用于描述根据实施例的通过数据加扰来分布和存储数据的图。

参考图4，缓冲存储器230可以包括L2P表和写入缓冲器。L2P表和写入缓冲器与在图2的实施例中描述的L2P表和写入缓冲器相同。

例如，在逻辑块地址LBA和物理块地址PBA被映射使得第一数据块DATA CHUNK1至第四数据块DATA CHUNK4被分别存储在第一物理块地址PBA1至第四物理块地址PBA4中的状态中，存储器控制器200可以执行数据加扰操作。

第一数据块DATA CHUNK1可以包括第(1-1)子数据块SC1-1至第(1-4)子数据块SC1-4。第二数据块DATA CHUNK2可以包括第(2-1)子数据块SC2-1至第(2-4)子数据块SC2-4。第三数据块DATA CHUNK3可以包括第(3-1)子数据块SC3-1至第(3-4)子数据块SC3-4。第四数据块DATA CHUNK4可以包括第(4-1)子数据块SC4-1至第(4-4)子数据块SC4-4。

加扰完成的加扰数据块的数目可以与作为四的数据块的数目相同。

待存储在第一物理块地址PBA1中的加扰数据块可以包括第(1-1)子数据块SC1-1、第(2-1)子数据块SC2-1、第(3-1)子数据块SC3-1和第(4-1)子数据块SC4-1。

待存储在第二物理块地址PBA2中的加扰数据块可以包括第(4-2)子数据块SC4-2、第(1-2)子数据块SC1-2、第(2-2)子数据块SC2-2和第(3-2)子数据块SC3-2。

待存储在第三物理块地址PBA3中的加扰数据块可以包括第(3-3)子数据块SC3-3、第(4-3)子数据块SC4-3、第(1-3)子数据块SC1-3和第(2-3)子数据块SC2-3。

待存储在第四物理块地址PBA4中的加扰数据块可以包括第(2-4)子数据块SC2-4、第(3-4)子数据块SC3-4、第(4-4)子数据块SC4-4和第(1-4)子数据块SC1-4。

与参考图2描述的实施例相比，第一数据块DATA CHUNK1至第四数据块DATACHUNK4被划分并且存储在图4中具有相对低可靠性的第一平面PLANE1中。

假设主机400请求与第一逻辑块地址LBAl相对应的数据，在图2的实施例中，读取操作在具有相对低可靠性的第一平面PLANE1上执行。相反，在图4的实施例中，为了获得第一数据块DATA CHUNK1，需要读取所有第(1-1)子数据块至第(1-4)子数据块，因此读取操作需要在所有第一平面PLANE1至第四平面PLANE4上执行。在这种情况下，具有相对低可靠性的第一平面PLANE1中存储的加扰数据块中包括的错误位的数目可能大于剩余平面中存储的加扰数据块中包括的错误位的数目。然而，与其中错误位仅被包括在由主机400请求的第一数据块DATA CHUNK1中的图2的实施例不同的是，在图4的实施例中，所生成的错误位被分布并且存储在第(1-1)子数据块SC1-1、第(2-1)子数据块SC2-1、第(3-1)子数据块SC3-1和第(4-1)子数据块SC4-1中。因此，第(1-1)子数据块至第(1-4)子数据块中包括的错误位的总数可以小于图2的第一数据块DATA CHUNK1中包括的错误位的数目。

结果，通过在第一平面PLANE1至第四平面PLANE4中分布和存储数据，由具有低可靠性的存储器单元引起的错误位的数目可以被散布。结果，可以防止具有低可靠性的特定存储器块首先被处理为坏块。结果，可以更长地使用存储器装置100。

图5是用于描述数据加扰的一个实施例的图。

参考图3和图5，数据加扰器221可以将指示不同平面的物理块地址PBA被分配到的数据块确定为加扰目标数据块。即，数据加扰器221可以对被调度为存储在不同平面中的数据块进行加扰。加扰可以是对数据进行转换使得每个数据块可以被分布并且存储在多个平面中的操作。

S501指示以下状态：其中与第一平面P1相对应的物理块地址PBA被分配给第一数据块DATA CHUNK1，与第二平面P2相对应的物理块地址PBA被分配给第二数据块DATACHUNK2，与第三平面P3相对应的物理块地址PBA被分配给第三数据块DATA CHUNK3，以及与第四平面P4相对应的物理块地址PBA被分配给第四数据块DATA CHUNK4。

数据加扰器221可以将多个数据块中的每一个划分为多个子数据块(S503)。一个数据块中包括的子数据块的数目可以与平面的数目相同。S503指示以下状态：其中第一数据块被划分为包括第(1-1)子数据块Sub Chunk 1-1至第(1-4)子数据块Sub Chunk 1-4，第二数据块被划分为包括第(2-1)子数据块Sub Chunk 2-1至第(2-4)子数据块Sub Chunk 2-4，第三数据块被划分为包括第(3-1)子数据块Sub Chunk 3-1至第(3-4)子数据块SubChunk 3-4，并且第四数据块被划分为包括第(4-1)子数据块Sub Chunk 4-1至第(4-4)子数据块Sub Chunk 4-4。

数据加扰器221使用多个子数据块来生成多个加扰数据块(S505)。此处，多个加扰数据块可以分别仅由从不同数据块划分的子数据块配置。

S505指示在每个数据块中包括的子数据块之中具有相同序列的子数据块被转换为一个加扰数据块。即，第一加扰数据块可以包括第(1-1)子数据块Sub Chunk 1-1至第(4-1)子数据块Sub Chunk 4-1，第二加扰数据块可以包括第(1-2)子数据块Sub Chunk 1-2至第(4-2)子数据块Sub Chunk 4-2，第三加扰数据块可以包括第(1-3)子数据块Sub Chunk1-3至第(4-3)子数据块Sub Chunk 4-3，并且第四加扰数据块可以包括第(1-4)子数据块Sub Chunk 1-4至第(4-4)子数据块Sub Chunk 4-4。

图6是用于描述数据加扰的另一个实施例的图。

在图6的实施例中，S601和S603分别与参考图5描述的S501和S503相同，并且将省略其描述。

图6的实施例与图5的实施例之间的区别在于S605中的加扰数据块中包括的子数据块的顺序。S605与S505相同点在于相同位置中包括的子数据块构成一个加扰数据块。然而，S605指示以下情况，其中加扰数据块中的顺序与图5的实施例不同地不被包括在相同位置中。

除了图5和图6的实施例之外，当加扰数据块仅由从不同数据块划分的子数据块配置时，顺序可以是任何形式。

图7是用于描述根据图6的数据的加扰信息的图。

参考图7，加扰信息存储部222可以包括在加扰目标数据块的转换之前的物理块地址Source PBA、待存储子数据块的物理块地址Destination PBA、以及指示子数据块在页中的编号的位置信息Order。此处，物理块地址可以包括平面地址、块地址或页地址中的任一个。

图7的加扰信息指示基于参考图6描述的加扰数据块而生成的加扰信息。加扰信息足以包括加扰之前的数据块和加扰之后的子数据块的改变的物理块地址PBA，并且不限于图7的实施例。

图8是用于描述根据本公开的实施例的存储装置的操作的流程图。

参考图8，在步骤S801中，存储装置可以从主机接收LBA和数据块。

在步骤S803中，存储装置可以分配与LBA相对应的PBA。

在步骤S805中，存储装置可以对分配给与不同平面相对应的PBA的数据块进行加扰。

在步骤S807中，存储装置可以将根据加扰而生成(转换)的加扰数据块存储在每个平面中。

图9是用于描述图8的加扰操作的流程图。

参考图9，在步骤S901中，存储装置可以将待存储在不同平面中的数据块分别划分(解析)为多个子数据块。

此时，数据加扰器221可以将每个数据块划分为与存储器装置100中包括的平面数目相对应的子数据块。

在步骤S903中，存储装置可以生成加扰数据块，加扰数据块仅由多个子数据块之中的从不同数据块划分的子数据块来配置。即，每个加扰数据块可以包括与存储器装置100中包括的平面数目相对应的子数据块，并且加扰数据块中包括的子数据块可以是从不同数据块划分的数据。

在步骤S905中，存储装置可以生成加扰信息并且存储加扰信息，加扰信息是与加扰数据块有关的信息。在一个实施例中，加扰信息可以包括数据块的物理块地址、加扰数据块的物理块地址、待存储子数据块的物理块地址、以及指示子数据块在页中的编号的位置信息。此处，物理块地址可以包括平面地址、块地址或页地址中的任一个。

图10是用于描述图1的存储器装置100的结构的图。

参考图10，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。控制逻辑130可以被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑130可以是根据执行控制逻辑代码的算法和/或处理器而进行操作的控制逻辑电路。

存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过行线RL被连接到行解码器121。多个存储器块BLK1至BLKz可以通过位线BL1至BLn被连接到页缓冲器组123。多个存储器块BLK1至BLKz中的每一个包括多个存储器单元。作为一个实施例，多个存储器单元可以是非易失性存储器单元。连接到同一字线的存储器单元可以被定义为一个页。因此，一个存储器块可以包括多个页。

行线RL可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。

存储器单元阵列110中包括的每个存储器单元可以被配置作为存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)或存储四个数据位的四级单元(QLC)。

外围电路120可以被配置为在控制逻辑130的控制下，对存储器单元阵列110的选定区域执行编程操作、读取操作或擦除操作。外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以在控制逻辑130的控制下，将各种操作电压施加到行线RL和位线BL1至BLn或释放所施加的电压。

外围电路120可以包括行解码器121、电压发生器122、页缓冲器组123、列解码器124和输入/输出电路125。

行解码器121通过行线RL被连接到存储器单元阵列110。行线RL可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。在一个实施例中，字线可以包括普通字线和虚设字线。在一个实施例中，行线RL可以进一步包括管道选择线。

行解码器121被配置为响应于控制逻辑130的控制而进行操作。行解码器121从控制逻辑130接收行地址RADD。

行解码器121被配置为对从控制逻辑130接收的行地址RADD进行解码。行解码器121根据经解码的地址而在存储器块BLK1至BLKz之中选择至少一个存储器块。另外，行解码器121可以根据经解码的地址来选择被选择的存储器块的至少一个字线，以将由电压发生器122生成的电压施加到至少一个字线WL。

例如，在编程操作期间，行解码器121可以将编程电压施加到选择的字线，并且将与编程电压相比更低水平的编程通过电压施加到未选择的字线。在编程验证操作期间，行解码器121可以将验证电压施加到选择的字线，并且将高于验证电压的验证通过电压施加到未选择的字线。在读取操作期间，行解码器121可以将读取电压施加到选择的字线，并且将高于读取电压的读取通过电压施加到未选择的字线。

在一个实施例中，存储器装置100的擦除操作以存储器块为单位来执行。在擦除操作期间，行解码器121可以根据经解码的地址来选择一个存储器块。在擦除操作期间，行解码器121可以将接地电压施加到与选择的存储器块连接的字线。

电压发生器122响应于控制逻辑130的控制而进行操作。电压发生器122被配置为使用提供给存储器装置100的外部电源电压来生成多个电压。例如，电压发生器122可以响应于操作信号OPSIG，生成用于编程、读取和擦除操作的各种操作电压Vop。例如，电压发生器122可以响应于控制逻辑130的控制来生成编程电压、验证电压、通过电压、读取电压、擦除电压等。

作为一个实施例，电压发生器122可以通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压被用作存储器装置100的操作电压。

作为一个实施例，电压发生器122可以使用外部电源电压或内部电源电压来生成多个电压。

例如，电压发生器122可以包括接收内部电源电压的多个泵浦电容器，并且可以响应于控制逻辑130的控制而将多个泵浦电容器选择性地激活来生成多个电压。

所生成的多个电压可以由行解码器121提供给存储器单元阵列110。

页缓冲器组123包括第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn分别通过第一位线BL1至第n位线BLn连接到存储器单元阵列110。第一页缓冲器PB1至第n页缓冲器PBn响应于控制逻辑130的控制而进行操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可以响应于页缓冲器控制信号PBSIGNALS而进行操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可以临时存储通过第一位线BL1至第n位线BLn接收的数据，或者可以在读取或验证操作期间感测位线BL1至BLn的电压或电流。

例如，在编程操作期间，当编程脉冲被施加到选择的字线时，第一页缓冲器PB1至第n页缓冲器PBn可以通过第一位线BL1至第n位线BLn，将从输入/输出电路125接收的数据DATA传送到选择的存储器单元。选择的页的存储器单元根据所传送的数据DATA来被编程。与被施加编程允许电压(例如，接地电压)的位线连接的存储器单元的阈值电压可以升高。与被施加编程禁止电压(例如，电源电压)的位线连接的存储器单元的阈值电压可以被保持。在编程验证操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以通过第一位线BL1至第n位线BLn，从选择的存储器单元读取存储器单元中存储的数据。

在读取操作期间，第一页缓冲器PB1至第n页缓冲器PBn在列解码器124的控制下，通过第一位线BL1至第n位线BLn从选择的页的存储器单元读取数据DATA，并且将所读取的数据DATA输出到输入/输出电路125。

在擦除操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以将第一位线BL1至第n位线BLn浮置。

列解码器124可以响应于列地址CADD，在输入/输出电路125和页缓冲器组123之间传送数据。例如，列解码器124可以通过数据线DL与第一页缓冲器PB1至第n页缓冲器PBn交换数据，或者可以通过列线CL与输入/输出电路125交换数据。

输入/输出电路125可以将从参考图1描述的存储器控制器200接收的命令CMD和地址ADDR传送到控制逻辑130，或者可以与列解码器124交换数据DATA。

感测电路126可以在读取操作或编程验证操作期间，响应于允许位信号VRYBIT而生成参考电流，并且将从页缓冲器组123接收的感测电压VPB与由参考电流生成的参考电压进行比较，以输出通过信号PASS或失败信号FAIL。

温度传感器127可以测量存储器装置100的温度。温度传感器127可以根据所测量的温度，向控制逻辑130提供具有不同电压水平的温度信号TEMP。控制逻辑130可以根据温度信号TEMP来生成指示存储器装置100的温度的温度信息TEMP INFO，并且将所生成的温度信息TEMP INFO输出到外部。

控制逻辑130可以响应于命令CMD和地址ADDR而输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和允许位VRYBIT，以控制外围电路120。另外，控制逻辑130可以响应于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。

在一个实施例中，参考图1和图3描述的数据转换器220可以被实现在存储器装置100内部而不是存储器控制器200内部。在这种情况下，存储器控制器可以向存储器装置100提供编程命令，编程命令指示将数据存储在由L2P表转换的物理块地址PBA中。存储器装置100可以使用所接收的数据来执行参考图1和图3描述的数据加扰操作，并且可以自己生成加扰数据块。在这种情况下，存储器装置100可以将加扰信息存储在元区域或系统区域中，而不是存储在存储器单元阵列110中包括的区域之中存储用户数据的区域中。

图11是图示图10的存储器单元阵列的实施例的图。

参考图11，存储器单元阵列110包括多个存储器块BLK1至BLKz。每个存储器块可以具有三维结构。每个存储器块包括堆叠在衬底上的多个存储器单元。这样的多个存储器单元沿+X方向、+Y方向和+Z方向布置。参考图12至图14来更详细地描述每个存储器块的结构。

图12是图示图11的存储器块BLK1至BLKz中的任一存储器块BLKa的电路图。

参考图12，存储器块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。作为一个实施例，多个单元串CS11至CS1m和CS21至CS2m中的每一个可以以“U”形来形成。在存储器块BLKa中，m个单元串在行方向(即，+X方向)上布置。在图12中，两个单元串在列方向(即，+Y方向)上布置。然而，这是为了便于描述，并且可以理解，三个或更多个单元串可以在列方向上布置。

多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个或多个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT和至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以具有相似的结构。作为一个实施例，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘膜、电荷存储膜和阻挡绝缘膜。作为一个实施例，用于提供沟道层的柱可以设置在每个单元串中。作为一个实施例，用于提供沟道层、隧道绝缘膜、电荷存储膜和阻挡绝缘膜中的至少一个的柱可以设置在每个单元串中。

每个单元串的源极选择晶体管SST被连接在公共源极线CSL与存储器单元MC1至MCp之间。

作为一个实施例，布置在同一行中的单元串的源极选择晶体管被连接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管被连接到不同的源选择线。在图12中，第一行的单元串CS11至CS1m的源极选择晶体管被连接至第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管被连接至第二源极选择线SSL2。

作为另一实施例，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以被共同地连接至一个源极选择线。

每个单元串的第一存储器单元MC1至第n存储器单元MCn被连接在源极选择晶体管SST和漏极选择晶体管DST之间。

第一存储器单元MC1至第n存储器单元MCn可以被划分为第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp在与+Z方向相对的方向上顺序布置，并且串联连接在源极选择晶体管SST和管道晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn在+Z方向上顺序布置，并且串联连接在管道晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管道晶体管PT彼此连接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极被分别连接至第一字线WL1至第n字线WLn。

每个单元串的管道晶体管PT的栅极被连接至管线PL。

每个单元串的漏极选择晶体管DST被连接在对应位线与存储器单元MCp+1至MCn之间。在行方向上布置的单元串被连接到在行方向上延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管被连接至第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管被连接至第二漏极选择线DSL2。

在列方向上布置的单元串被连接至在列方向上延伸的位线。在图12中，第一列的单元串CS11和CS21被连接到第一位线BL1。第m列的单元串CS1m和CS2m被连接到第m位线BLm。在一个实施例中，第一位线BL1至第m位线BLm可以对应于参考图10描述的第一位线BL1至第n位线BLn。

在行方向上布置的单元串中与相同字线连接的存储器单元构成一个页。例如，在第一行的单元串CS11至CS1m之中，与第一字线WL1连接的存储器单元构成一个页。在第二行的单元串CS21至CS2m之中，与第一字线WL1连接的存储器单元构成另一页。在一个行方向上布置的单元串可以通过选择漏极选择线DSL1和DSL2中的任一个来被选择。选择的单元串的一个页可以通过选择字线WL1至WLn中的任一个来被选择。

作为另一实施例，可以提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。另外，在行方向上布置的单元串CS11至CS1m或CS21至CS2m之中的偶数编号的单元串可以被分别连接至偶数位线，并且在行方向上布置的单元串CS11至CS1m或CS21至CS2m之中的奇数编号的单元串可以被分别连接到奇数位线。

作为一个实施例，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，至少一个虚设存储器单元被提供以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。备选地，至少一个虚设存储器单元被提供以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着提供更多的虚设存储器单元，针对存储器块BLKa的操作的可靠性被改进，但是，存储器块BLKa的尺寸增加。随着提供较少的虚设存储器单元，存储器块BLKa的尺寸可以被减小，但是，针对存储器块BLKa的操作的可靠性可能被减小。

为了有效地控制至少一个虚设存储器单元，每个虚设存储器单元可以具有所需的阈值电压。在对存储器块BLKa进行擦除操作之前或之后，可以对全部或部分虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与相应虚设存储器单元连接的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。

图13是用于描述图11的存储器块BLK1至BLKz中的任一存储器块BLKb的结构的图。

参考图13，存储器块BLKb包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个均沿+Z方向延伸。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个包括在存储器块BLK1’下方的衬底(未示出)上堆叠的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。

每个单元串的源极选择晶体管SST被连接在公共源极线CSL和存储器单元MC1至MCn之间。布置在同一行中的单元串的源极选择晶体管被连接到相同的源极选择线。布置在第一行中的单元串CS11’至CS1m’的源极选择晶体管被连接到第一源极选择线SSL1。布置在第二行中的单元串CS21’至CS2m’的源极选择晶体管被连接到第二源极选择线SSL2。作为另一实施例，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可以被共同地连接至一个源极选择线。

每个单元串的第一存储器单元MC1至第n存储器单元MCn被串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极被分别连接至第一字线WL1至第n字线WLn。

每个单元串的漏极选择晶体管DST被连接在对应位线与存储器单元MC1至MCn之间。在行方向上布置的单元串的漏极选择晶体管被连接至在行方向上延伸的漏极选择线。第一行的单元串CS11’至CS1m’的漏极选择晶体管被连接到第一漏极选择线DSL1。第二行的单元串CS21’至CS2m’的漏极选择晶体管被连接到第二漏极选择线DSL2。

结果，图13的存储器块BLKb具有类似于图12的存储器块BLKa的等效电路，不同之处在于从每个单元串中排除了管道晶体管PT。

作为另一实施例，可以提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。另外，在行方向上布置的单元串CS11’至CS1m’或CS21’至CS2m’之中的偶数编号的单元串可以被连接至偶数位线，并且在行方向上布置的单元串CS11’至CS1m’或CS21’至CS2m’之中的奇数编号的单元串可以被分别连接至奇数位线。

作为一个实施例，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，至少一个虚设存储器单元被提供以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。备选地，至少一个虚设存储器单元被提供以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着提供更多的虚设存储器单元，针对存储器块BLKb的操作的可靠性被改进，但是，存储器块BLKb的尺寸增加。随着提供较少的虚设存储器单元，存储器块BLKb的尺寸可以被减小，但是，针对存储器块BLKb的操作的可靠性可能被减小。

为了有效地控制至少一个虚设存储器单元，每个虚设存储器单元可以具有所需的阈值电压。在对存储器块BLKb进行擦除操作之前或之后，可以对全部或部分虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与相应虚设存储器单元连接的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。

图14是用于描述图11的存储器块BLK1至BLKz中的任一存储器块BLKi的结构的图。

参考图14，彼此平行布置的多个字线可以被连接在第一选择线和第二选择线之间。此处，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。例如，存储器块110可以包括连接在位线BL1至BLn与源极线SL之间的多个串ST。位线BL1至BLn可以被分别连接到串ST，并且源极线SL可以被共同地连接到串ST。由于串ST可以被配置为彼此相同，作为示例，将具体描述连接到第一位线BL1的串ST。

串ST可以包括串联在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元MC1至MC16以及漏极选择晶体管DST。一个串ST可以包括至少一个或多个源极选择晶体管SST和漏极选择晶体管DST，并且可以包括比图中所示数目更多的存储器单元MC1至MC16。

源极选择晶体管SST的源极可以被连接至源极线SL，并且漏极选择晶体管DST的漏极可以被连接至第一位线BL1。存储器单元MC1至MC16可以被串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。不同串ST中包括的源极选择晶体管SST的栅极可以被连接至源极选择线SSL，漏极选择晶体管DST的栅极可以被连接至漏极选择线DSL，并且存储器单元MC1至MC16的栅极可以被连接至多个字线WL1至WL16。不同串ST中包括的存储器单元之中、连接到相同字线的存储器单元组可以被称为页PG。因此，存储器块BLKi可以包括字线WL1至WL16的数目的页PG。

一个存储器单元可以存储一位数据。这通常被称为单级单元(SLC)。在这种情况下，一个物理页PG可以存储一个逻辑页(LPG)数据。一个逻辑页(LPG)数据可以包括与一个物理页PG中包括的单元相同数目的数据位。

一个存储器单元可以存储两个或更多个位的数据。在这种情况下，一个物理页PG可以存储两个或更多个逻辑页(LPG)数据。

图15是图示图1的存储器控制器的实施例的图。

参考图1和图15，存储器控制器1200可以包括处理器1210、RAM 1220、纠错电路1230、ROM 1260、主机接口1270和闪存接口1280。

处理器1210可以控制存储器控制器1200的整体操作。RAM1220可以用作存储器控制器1200的缓冲存储器、高速缓存存储器和操作存储器。

ROM 1260可以存储存储器控制器1200以固件形式操作所需的各种信息。

存储器控制器1200可以通过主机接口1270与外部装置(例如，主机400、应用处理器等)通信。

纠错电路1230可以使用纠错码来对待存储在存储器装置100中的数据进行编码。经编码的数据可以通过参考图1和图3描述的加扰而被存储在存储器装置100中。在读取操作期间，所读取的数据可以根据解扰而被恢复为加扰之前的数据，并且纠错电路1230可以对对应的数据进行解码。当解码通过时，由主机最初提供的原始数据可以被恢复。当解码失败时，存储器控制器1200可以执行各种防御算法来恢复原始数据。

根据本公开的实施例，基于存储器单元的可靠性可能根据存储器装置100中包括的页的位置、块的位置或平面的位置而不同的想法，加扰操作被执行，以便在存储数据之前收集多个数据块并且将数据块划分并存储在多个平面中，使得存储器装置100中存储的所有数据具有相似的错误发生率。

同时，即使同一平面中包括的存储器单元，可靠性也可能根据存储器单元在同一页中的物理位置而不同。因此，即使在同一页中，错误发生率也可能根据同一页中存储的子数据块的位置而变化。

在一个实施例中，纠错电路1230可以根据存储器单元的可靠性，将用于解码的初始对数似然比(LLR)值应用为不同的值。

在另一实施例中，纠错电路1230可以使用来自用于编码的代码设计的不等错误保护(UEP)技术，以较强的纠错能力，对具有较低可靠性的存储器单元中存储的数据中的错误进行纠正，并且纠错电路1230可以被设置在编码期间具有较高纠错能力的节点处。

存储器控制器1200可以通过闪存接口1280与存储器装置100通信。存储器控制器1200可以通过闪存接口1280，将命令CMD、地址ADDR和控制信号CTRL传输到存储器装置100，并且接收数据DATA。例如，闪存接口1280可以包括NAND接口。

图16是图示应用了根据本公开的实施例的存储装置的存储器卡系统的框图。

参考图16，存储器卡系统2000包括存储器控制器2100、存储器装置2200和连接器2300。

存储器控制器2100被连接到存储器装置2200。存储器控制器2100被配置为访问存储器装置2200。例如，存储器控制器2100可以被配置为控制对存储器装置2200的读取、写入、擦除和后台操作。存储器控制器2100被配置在存储器装置2200和主机之间提供接口。存储器控制器2100被配置为驱动用于控制存储器装置2200的固件。存储器控制器2100可以等同于参考图1描述的存储器控制器200来实现。

例如，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和纠错器的部件。

存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可以根据特定的通信标准来与外部装置(例如，主机)通信。例如，存储器控制器2100被配置为通过各种通信标准(诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围部件互连(PCI)、PCI快速(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子装置(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe)中的至少一个来与外部装置通信。例如，连接器2300可以由上述各种通信标准中的至少一个来限定。

例如，存储器装置2200可以由各种非易失性存储器元件(诸如电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电型RAM(FRAM)和自旋扭矩磁性RAM(STT-MRAM))来配置。

存储器控制器2100和存储器装置2200可以被集成到一个半导体装置中以构成存储器卡。例如，存储器控制器2100和存储器装置2200可以被集成到一个半导体装置中，以构成诸如PC卡(个人计算机存储器卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro或eMMC)、SD卡(SD、miniSD、microSD或SDHC)和通用闪存(UFS)之类的存储器卡。

图17是图示应用了根据本公开的实施例的存储装置的固态驱动器(SSD)系统的框图。

参考图17，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并通过功率连接器3002来接收功率PWR。SSD 3200包括SSD控制器3210、多个闪存3221至322n、辅助电源装置3230和缓冲存储器3240。

根据本公开的实施例，SSD控制器3210可以执行参考图1描述的存储器控制器200的功能。

SSD控制器3210可以响应于从主机3100接收的信号SIG来控制多个闪存3221至322n。例如，信号SIG可以是基于主机3100和SSD 3200之间的接口的信号。例如，信号SIG可以是由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围部件互连(PCI)、PCI快速(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子装置(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe之类的接口中的至少一个定义的信号。

辅助电源装置3230通过功率连接器3002被连接到主机3100。辅助电源装置3230可以从主机3100接收功率PWR并且可以充电。当来自主机3100的功率供应不平稳时，辅助电源装置3230可以提供SSD 3200的功率。例如，辅助电源装置3230可以被定位在SSD3200中或者可以被定位在SSD 3200外部。例如，辅助电源装置3230可以被定位在主板上并且可以向SSD3200提供辅助功率。

缓冲存储器3240作为SSD 3200的缓冲存储器进行操作。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪存3221至322n接收的数据，或者可以临时存储闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括易失性存储器(诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM)或者非易失性存储器(诸如FRAM、ReRAM、STT-MRAM和PRAM)。

图18是图示应用了根据本公开的实施例的存储器装置的用户系统的框图。

参考图18，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。

应用处理器4100可以驱动用户系统4000中包括的部件、操作系统(OS)、用户程序等。例如，应用处理器4100可以包括用于控制用户系统4000中包括的部件的控制器、接口、图形引擎等。应用处理器4100可以被提供为片上系统(SoC)。

存储器模块4200可以作为用户系统4000的主存储器、操作存储器、缓冲存储器或高速缓存存储器进行操作。存储器模块4200可以包括易失性随机存取存储器(诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3 SDRAM)或非易失性随机存取存储器(诸如PRAM、ReRAM、MRAM和FRAM)。例如，应用处理器4100和存储器模块4200可以基于叠层封装(POP)来被封装并且被提供为一个半导体封装。

网络模块4300可以与外部装置通信。例如，网络模块4300可以支持无线通信，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和Wi-Fi。例如，网络模块4300可以被包括在应用处理器4100中。

存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。备选地，存储模块4400可以将存储模块4400中存储的数据传输到应用处理器4100。例如，存储模块4400可以被实现为非易失性半导体存储器元件，诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存和三维NAND闪存。例如，存储模块4400可以被提供为诸如存储器卡的可移除存储装置(可移除驱动装置)以及用户系统4000的外部驱动装置。

例如，存储模块4400可以包括多个非易失性存储器装置，并且多个非易失性存储器装置可以与参考图1描述的存储器装置100相同或相似地操作。存储模块4400可以与参考图1描述的存储装置50相同或相似地操作。

用户接口4500可以包括用于向应用处理器4100输入数据或指令或者用于向外部装置输出数据的接口。例如，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器。