电子设备以及其控制方法
阅读说明：本技术 电子设备以及其控制方法 (Electronic device and control method thereof ) 是由 尾藤彰训 于 2021-02-22 设计创作，主要内容包括：实施方式提供能够保证由接口的标准要求的信号品质的电子设备以及其控制方法。根据实施方式,电子设备具备接收电路、发送电路以及控制电路。接收电路经由接口从主机接收数据。发送电路经由接口向主机发送数据。控制电路在第一状态下,基于与主机的发送电路的设定的要求有关的第一信息、和从与根据第一信息而设定的主机的发送电路发送并由接收电路接收到的信号的品质有关的第二信息,来决定成为第二状态下的初始设定的主机的发送电路的设定,并从发送电路发送所决定的信息。第一状态是遵照第一标准并以第一通信速度与主机进行通信的状态,第二状态是遵照第二标准并以与第一通信速度不同的第二通信速度和主机进行通信的状态。(Embodiments provide an electronic device capable of guaranteeing signal quality required by a standard of an interface and a control method thereof. According to an embodiment, an electronic device includes a receiving circuit, a transmitting circuit, and a control circuit. The receiving circuit receives data from a host via an interface. The transmission circuit transmits data to the host via the interface. The control circuit determines, in the first state, the setting of the transmission circuit of the master to be the initial setting in the second state based on first information relating to a request for setting of the transmission circuit of the master and second information relating to the quality of a signal transmitted from the transmission circuit of the master set based on the first information and received by the reception circuit, and transmits the determined information from the transmission circuit. The first state is a state in which communication with the host computer is performed in compliance with a first standard and at a first communication speed, and the second state is a state in which communication with the host computer is performed in compliance with a second standard and at a second communication speed different from the first communication speed.)
本申请以日本专利申请2020-101019号(申请日：2020年6月10日)作为基础申请而享有优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
本发明的实施方式涉及电子设备以及其控制方法。
背景技术
近年来，PCI Express(PCIe)(注册商标)等将主机(主机器件)与器件(外围器件)连接的各种接口正在普及。对于通过这种接口与主机连接的器件而言，即便是主机省略了被称为链路均衡等的手续的一部分的情况，也要求保证接口的标准所要求的信号品质。
发明内容
本发明的一个实施方式提供能够保证接口的标准所要求的信号品质的电子设备以及其控制方法。
根据实施方式，电子设备具备接收电路、发送电路以及控制电路。接收电路经由接口从主机接收数据。发送电路经由接口向主机发送数据。控制电路在第一状态下，基于第一信息和第二信息，来决定成为第二状态下的初始设定的主机的发送电路的设定，并从发送电路发送所决定的信息，所述第一信息与主机的发送电路的设定的要求有关，所述第二信息与从根据第一信息而设定的主机的发送电路发送并由接收电路接收到的信号的品质有关。第一状态是遵照第一标准且以第一通信速度和主机进行通信的状态，第二状态是遵照第二标准且以与第一通信速度不同的第二通信速度和主机进行通信的状态。
附图说明
图1是表示与主机连接的实施方式的电子设备的一个构成例的图。
图2是表示实施方式的电子设备所执行的链路均衡的流程的图。
图3是表示实施方式的电子设备的物理层的一个构成例的图。
图4是表示实施方式的电子设备所执行的对Gen4用的主机的TxEQ的初始值进行指定的处理的步骤的流程图。
具体实施方式
以下，参照附图对实施方式进行说明。
图1是表示本实施方式的电子设备1的一个构成例的图。在图1中，一并表示了包括电子设备1和与电子设备1连接的主机2的信息处理系统的一个构成例。
电子设备1是能够经由接口3与主机2连接的器件。这里，表示了电子设备1作为SSD(solid state drive)那样的贮存装置而实现的例子。主机2例如是个人计算机或服务器之类的信息处理装置。接口3例如是遵照PCIe标准的串行接口。
主机2包括处理器21和通信控制器22。处理器21对包括通信控制器22的主机2的各组件进行控制。通信控制器22控制与电子设备1的通信。通信控制器22包括事务层41、数据链路层42以及物理层43。物理层43包括物理(PHY)子模块43a以及介质访问控制(MAC)子模块43b。
接口3包括将器件间连接的链路(串行链路)。链路包括多个通路。各通路包括发送用的差动信号线对(Tx+，Tx-)和接收用的差动信号线对(Rx+，Rx-)。
电子设备1具有控制器11和非易失性存储器12。控制器11例如被构成为SoC(system on a chip，片上系统)。非易失性存储器12例如是NAND型闪存。
控制器11从主机2接受指令，执行将从主机2转送来的数据向非易失性存储器12的写入处理、从非易失性存储器12读出由主机2要求的数据的读出处理等。即，控制器11基于来自主机2的指令来控制非易失性存储器12。
控制器11具有通信控制器30。通信控制器30对经由接口3的与主机2的通信进行控制。通信控制器30包括事务层31、数据链路层32以及物理层33。另外，物理层33包括物理(PHY)子模块33a以及介质访问控制(MAC)子模块33b。
事务层31执行事务层数据包(TLP)的构建以及处理。TLP是与通信对象的事务层之间收授的数据包。通信对象的事务层在这里是主机2的事务层41。
数据链路层32是事务层31与物理层33之间的中间层。数据链路层32执行接口3所包含的链路的管理、数据链路层数据包(DLLP)的构建以及处理。DLLP是与通信对象的数据链路层、即与主机2的数据链路层42之间收授的数据包。
物理层33执行经由链路所包含的多个通路对数据以物理方式进行收发的接口动作。对于本实施方式的电子设备1而言，该物理层33具有独自的构成(参照图3)。对于该构成的详细情况将后述。
这里，参照图2，首先对以遵照了第三代PCIe标准(Gen3)的通信速度(8Gbps)以及遵照了第四代PCIe标准(Gen4)的通信速度(16Gbps)分别执行的链路均衡进行说明。
物理层33以物理方式收发的数据的最佳的输出波形会根据与通信对象之间构建的传送路线，具体而言，根据对象装置、线缆(以及/或者布线图案)、本装置这3个要素的组合而变化。另外，对于最佳的输出波形而言，在从对象装置向本装置发送的数据的输出波形、和从本装置向对象装置发送的数据的输出波形中不同。链路均衡进行这些输出波形的调整和接收侧的均衡器的调整。链路均衡也被称为训练或调整等。在Gen3以及Gen4中，要求接收特性满足BER(bit error rate)＜10-12。
链路均衡由Phase 1～Phase 3这3个Phase构成。
·Phase 1：电子设备1以及主机2分别将本装置的能力(FS[Full Swing]，LF[LowFrequency])向对象装置通知。在Phase 1中，需要接收特性满足BER＜10-4。
·Phase 2：调整主机2的输出波形(TxEQ)，来使电子设备1的接收特性满足BER＜10-12。Phase 2在电子设备1主导下进行处理。输出波形(TxEQ)包括例如以PCIe标准决定的Tx Equalization Presets的系数值(coefficient values)。
·Phase 3：调整电子设备1的TxEQ，来使主机2的接收特性满足BER＜10-12。Phase3在主机2主导下进行处理。
即，电子设备1为了使本装置的BER良好而需要在Phase 2中控制主机2的TxEQ。
在主机2与电子设备1开始遵照Gen4的通信的情况下，主机2与电子设备1协调动作，来按遵照第一代PCIe标准(Gen1)的通信速度、遵照Gen3的通信速度、遵照Gen4的通信速度的顺序执行链路均衡。
具体而言，如图2所示，首先以遵照Gen1的通信速度将被定义为EQ TS2的有序集从主机2向电子设备1发送(a1)。由此，Gen3时的电子设备1的TxEQ的初始值(Ini＿TxEQ＿g3d)被指定。有序集是能够在物理层间收发的消息。
作为对以所指定的TxEQ(Ini＿TxEQ＿g3d)从电子设备1发送来的数据进行接收的准备(a21)，主机2执行用于满足由Phase 1要求的接收特性的接收侧的均衡器的调整。另一方面，电子设备1在主机2的TxEQ为未知的状态下，例如根据EQ TS2的接收状况来执行用于满足由Phase 1要求的接收特性的接收侧的均衡器的调整(a22)。主机2的TxEQ为未知的状态下在电子设备1中执行的接收侧的均衡器的调整作为在Phase 1之前执行的Phase而被定义为Phase 0。其中，用于使接收特性最佳化的期间也被称为RxEQ期间。
主机2以及电子设备1在Phase 1中将本装置的能力向对象装置通知(a2)。
若Phase 1结束，则在电子设备1主导下执行Phase 2。电子设备1将第0个至第n个TxEQ依次应用于主机2(a3＿0～a3＿n)。n例如为9。主机2若应用由电子设备1要求的TxEQ，则将用于通知该TxEQ的有序集向电子设备1发送(a4＿0～a4＿n)。通过该有序集，电子设备1能够确认为所要求的TxEQ在主机2中已被应用。电子设备1进行接收侧的均衡器的调整(a23＿0～a23＿n)，调查第0个至第n个TxEQ中的能够获得最高的信号品质的TxEQ(Opt＿TxEQ＿g3h)，并对主机2要求该TxEQ(Opt＿TxEQ＿g3h)的应用(a5)。电子设备1保持针对该要求而从主机2发送来的有序集(a6)。该有序集表示TxEQ(Opt＿TxEQ＿g3h)。
紧接着Phase 2在主机2主导下执行Phase 3。主机2将第0个至第n个TxEQ依次应用于电子设备1(a7＿0～a7＿n)。n例如为9。电子设备1同样地如果应用由主机2要求的TxEQ，则将用于通知该TxEQ的有序集向主机2发送(a8＿0～a8＿n)。另外，主机2进行接收侧的均衡器的调整(a24＿0～a24＿n)，调查第0个至第n个TxEQ中的能够获得最高的信号品质的TxEQ(Opt＿TxEQ＿g3d)，并对电子设备1要求该TxEQ(Opt＿TxEQ＿g3d)的应用(a9)。电子设备1在应用了该TxEQ时，也将用于通知该TxEQ的有序集向主机2发送(a10)。通过以上步骤，遵照Gen3的通信速度下的链路均衡结束。
若Gen3下的链路均衡结束，则主机2与电子设备1配合来执行遵照Gen4的通信速度下的链路均衡。该链路均衡中的Phase 1～Phase 3也基本上与Gen3同样地执行。
其中，对于Gen4的链路均衡中的Phase 1～Phase 3之中的Phase 2、Phase 3而言，能够由主机2决定其要否执行。换言之，主机2能够决定为省略Phase 2、Phase 3。即便是Phase 2、Phase 3被省略的情况，电子设备1也被要求满足由Gen4要求的接收特性、即BER＜10-12。
另外，在移至Gen4的链路均衡之前的Gen3的链路均衡中，允许从电子设备1向主机2发送被定义为8GT EQ TS2的有序集。该8GT EQ TS2被用于指定Gen4的链路均衡中的主机的TxEQ的初始值(Ini＿TxEQ＿g4h)。一般，8GT EQ TS2作为固定值被储存在电子设备1的例如寄存器等。
在不执行Phase 2、Phase 3的情况下，在Phase 0的RxEQ期间需要电子设备1的接收特性满足BER＜10-12。但是，在主机的TxEQ的初始值(Ini＿TxEQ＿g4h)不恰当的情况下，存在不满足BER＜10-12的可能性。鉴于此，在本实施方式的电子设备1中，利用Gen3的链路均衡的Phase 2的结果来决定Gen4的主机2的TxEQ的初始值(Ini＿TxEQ＿g4h)。
具体而言，电子设备1基于在Gen3决定了的主机2的TxEQ(Opt＿TxEQ＿g3h)和与以该TxEQ发送了的数据的信号品质有关的评价值(RxEQ码值)，来决定Gen4用的主机2的TxEQ的初始值(Ini＿TxEQ＿g4h)。RxEQ码值包括连续时间线性均衡器(Continuous TimeLinear Equalizer，CTLE)的设定、判决反馈型均衡器(Decision feedback Equalizer，DFE)的设定。
例如在未执行Gen3的链路均衡的Phase 2、Phase 3的情况下，电子设备1也能够利用Gen3的链路均衡的Phase 0的结果来决定Gen4的主机2的TxEQ的初始值(Ini＿TxEQ＿g4h)。
电子设备1使用8GT EQ TS2来指定所决定的主机2的TxEQ的初始值(Ini＿TxEQ＿g4h)(a11)。另外，电子设备1执行接收侧的均衡器的调整来作为对以所指定的TxEQ从主机2发送来的数据进行接收的准备(a25)。所述接收侧的均衡器的调整用于满足由Phase 1要求的接收特性。
图3是表示本实施方式的电子设备1的物理层33的一个构成例的图。
物理层33具有RxEQ电路51、RxEQ控制器52、CDR(clock data recovery，时钟数据恢复)电路53、SIPO(serial-in/parallel-out，串行输入并行输出)电路54、模块调整器55。这些部件包含于PHY子模块33a。RxEQ电路51具有均衡器511。
另外，物理层33具有有序集(OS)检测器56、Host TxEQ检测器(Gen3用)57、HostTxEQ控制器(Gen4用)58、OS生成器59。这些部件包含于MAC子模块33b。
本实施方式的电子设备1的物理层33具有用于将Gen3下的链路均衡的Phase 2的结果利用于Gen4下的链路均衡的独自的构成(Host TxEQ检测器(Gen3用)57、Host TxEQ控制器(Gen4用)58)。
RxEQ电路51是从接收用的差动信号线对(Rx+，Rx-)接收信号的电路。
RxEQ控制器52对RxEQ电路51所具备的均衡器511进行控制。RxEQ控制器52将RxEQ码值(Gen3)向Host TxEQ控制器(Gen4用)58输出。RxEQ码值(Gen3)表示用于在Gen3中将由RxEQ电路51接收的信号的品质最佳化的均衡器511的设定。
CDR电路53将由RxEQ电路51接收到的信号从模拟信号向数字信号转换。更详细而言，CDR电路53根据接收信号生成时钟，并以所生成的时钟的周期来判断接收信号的0或者1。
SIPO电路54将从CDR电路53输出的串行数据转换为并行数据。
模块调整器55将从SIPO电路54输出的数据整形为128位或130位等一定尺寸的数据。
OS检测器56从由模块调整器55整形后的数据检测有序集。OS检测器56若检测到有序集，则输出表示其种类的symbol信息。
Host TxEQ检测器(Gen3用)57基于从OS检测器56输出的symbol信息，来检测主机2通知TxEQ的有序集。Host TxEQ检测器(Gen3用)57在Gen3下的链路均衡的Phase 2中，对要求了TxEQ的应用的主机2所发送的有序集(图2的a4＿0～a4＿n)所表示的TxEQ(HOST TxEQ值)进行保持。Host TxEQ检测器(Gen3用)57将HOST TxEQ值储存到寄存器、内部存储器(未图示)。若Gen3的链路均衡的Phase 2结束，则在Host TxEQ检测器(Gen3用)57中保持Opt＿TxEQ＿g3h作为HOST TxEQ值。
Host TxEQ控制器(Gen4用)58决定Gen4用的主机2的TxEQ的初始值(Ini＿TxEQ＿g4h)。Host TxEQ控制器(Gen4用)58从Host TxEQ检测器(Gen3用)57取得HOST TxEQ值(Opt＿TxEQ＿g3h)(b1)，另外，从RxEQ控制器52取得RxEQ码值(Gen3)(b2)。
Host TxEQ控制器(Gen4用)58例如对表进行保持，所述表用于从Gen3时的HOSTTxEQ值(Opt＿TxEQ＿g3h)和RxEQ码值(Gen3)获得Gen4用的主机2的TxEQ的初始值(Ini＿TxEQ＿g4h)。Host TxEQ控制器(Gen4用)58将该表例如保持于寄存器、内部存储器(未图示)。
OS生成器59生成用于对由Host TxEQ控制器(Gen4用)58决定的Gen4用的主机2的TxEQ的初始值(Ini＿TxEQ＿g4h)进行指定的指令集，具体而言生成8GT EQ TS2。通过该8GTEQ TS2被发送至主机2，由此在主机2中应用Gen4用的TxEQ的初始值(Ini＿TxEQ＿g4h)。
在本实施方式的电子设备1中，Gen4用的主机2的TxEQ的初始值(Ini＿TxEQ＿g4h)不是固定值，而基于Gen3下的链路均衡的Phase 2的结果来决定。由此，在本实施方式的电子装置1中，即使省略了Gen4下的链路均衡的Phase 2、Phase 3，也能够提高满足Gen4所要求的BER＜10-12的可能性。
因此，在本实施方式的电子设备1中，在可与各种类型的主机2连接的状况下，能够以满足Gen4所要求的BER＜10-12的方式指定Gen4用的主机2的TxEQ的初始值(Ini＿TxEQ＿g4h)。
另外，在本实施方式的电子设备1中，在开始Gen4下的链路均衡的Phase 2的时刻，已经在主机2中应用最佳的TxEQ的可能性高。因此，即使在执行Gen4下的链路均衡的Phase2、Phase 3的情况下，也能够缩短Phase 2中的电子设备1的RxEQ期间。
图4是表示本实施方式的电子设备1所执行的对Gen4用的主机2的TxEQ的初始值(Ini＿TxEQ＿g4h)进行指定的处理的步骤的流程图。
电子设备1首先取得在Gen3下的链路均衡的Phase 2中决定了的主机2的TxEQ(Opt＿TxEQ＿g3h)和应用该TxEQ时的RxEQ码值(Gen3)(S101)。
接下来，电子设备1根据所取得的主机2的TxEQ(Opt＿TxEQ＿g3h)和RxEQ码值(Gen3)来决定Gen4用的主机2的TxEQ的初始值(Ini＿TxEQ＿g4h)(S102)。
然后，电子设备1将用于对所决定的主机2的TxEQ的初始值(Ini＿TxEQ＿g4h)进行指定的数据集(8GT EQ TS2)向主机2发送(S103)。
综上所述，在本实施方式的电子设备1中，即使省略了Gen4下的链路均衡的Phase2、Phase 3，也能够提高满足Gen4所要求的BER＜10-12的可能性。另外，即便在执行Gen4下的链路均衡的Phase 2、Phase 3的情况下，也能够缩短Phase 2的所需时间。
即，本实施方式的电子设备1能够保证由接口的标准要求的信号品质。
此外，以上以从第三代PCIe标准向第四代PCIe标准的转移为例进行了说明，但并不限定于此。例如即便在从第四代PCIe标准转移至遵照第四代后续的下一代PCIe标准的通信速度的情况下，也能够应用本实施方式的电子设备1以及其控制方法。另外，即便对于PCIe标准以外的接口标准也能够应用本实施方式的电子设备1以及其控制方法。
对本发明的几个实施方式进行了说明，但这些实施方式只是例示，并不意图限定发明的范围。这些新的实施方式能够通过其他各种方式加以实施，在不脱离发明主旨的范围能够进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围、主旨的同时包含于技术方案所记载的发明及其等同的范围。
附图标记说明：
1…电子设备，2…主机，3…接口(链路)，11…控制器，12…非易失性存储器，21…处理器，22…通信控制器，30…通信控制器，31…事务层，32…数据链路层，33…物理层，33a…PHY子模块，33b…MAC子模块，41…事务层，42…数据链路层，43…物理层，43a…PHY子模块，43b…MAC子模块，51…RxEQ电路，52…RxEQ控制器，53…CDR电路，54…SIPO电路，55…模块调整器，56…OS检测器，57…Host TxEQ检测器(Gen3用)，58…Host TxEQ控制器(Gen4用)，59…OS生成器，511…均衡器。