具体实施方式

在下文中，将参考附图详细地描述示例实施例。相似的附图标记指代相似的元件，并且省略其重复描述。

图1是根据实施例的静电放电(ESD)保护电路1000的等效电路图。

参考图1，根据实施例的ESD保护电路1000可以包括ESD器件100和焊盘200。ESD器件100和焊盘200可以连同保护目标器件2000一起形成在衬底(参见图3B的101)上。信号电压可以通过焊盘200施加到保护目标器件2000。

根据示例实施例，ESD器件100可以包括至少两个ESD器件，例如，第一ESD器件100-1和第二ESD器件100-2。根据示例实施例，ESD器件100的第一ESD器件100-1可以具有P型二极管结构，并且ESD器件100的第二ESD器件100-2可以具有N型二极管结构。然而，本公开不限于此，并且ESD器件100的第一ESD器件100-1可以具有N型二极管结构，并且ESD器件100的第二ESD器件100-2可以具有P型二极管结构。根据示例实施例，ESD器件100可以包括多个第一ESD器件100-1和多个第二ESD器件100-2。多个第一ESD器件100-1可以彼此并联连接，并且多个第二ESD器件100-2可以彼此并联连接。

根据示例实施例，ESD器件100可以包括鳍结构，并且可以包括用于阳极与阴极之间的结分离的鳍切割隔离区域(参见图3A至图3D的FC)。因此，由于ESD器件100包括鳍结构和鳍切割隔离区域FC，因此ESD器件100可以具有小尺寸、低导通电压和低导通电阻。将参考图3A至图3D、图5至图9、图10A至图10C以及图11更详细地描述ESD器件100的详细结构和各种示例实施例。此外，将参考图3A至图3D、图5至图9、图10A至图10C以及图11来描述ESD保护电路1000的电路连接关系和功能的详细描述。

根据示例实施例，焊盘200可以连接到ESD保护电路1000的第一ESD器件100-1的阳极端子，并且电源电压Vdd可以连接到第一ESD器件100-1的阴极端子。此外，接地电压Vss可以连接到ESD保护电路1000的第二ESD器件100-2的阳极端子，并且焊盘200可以连接到第二ESD器件100-2的阴极端子。结果，焊盘200可以共同地连接到第一ESD器件100-1的阳极端子和第二ESD器件100-2的阴极端子。此外，焊盘200可以连接到保护目标器件2000，从而使信号电压施加到保护目标器件2000。

当突然的静电发生时，具有图1中的这种结构的ESD保护电路1000可以通过以下操作对保护目标器件2000进行保护。也就是说，当施加正(+)静电时，正(+)静电可以在第一ESD器件100-1的正向方向上流动，并且可以放电到其上施加有电源电压Vdd的端子，以及当施加负(-)静电时，负(-)静电可以在第二ESD器件100-2的正向方向上流动，并且可以放电到其上施加有接地电压Vss的端子。在此，通过ESD保护电路1000对保护目标器件2000进行保护的构思可以理解为这样的构思：仅在焊盘200与电源电压Vdd端子之间或焊盘200与接地电压Vss端子之间形成ESD电流路径，而不朝保护目标器件2000形成ESD电流路径，即，静电的电流不流向保护目标器件2000。

结果，ESD保护电路1000可以包括ESD器件100，并且因此，仅当瞬时静电发生时，静电可以通过ESD器件100放电，从而保护保护目标器件2000免受静电影响。如图1所示，为了更安全地保护保护目标器件2000免受静电影响，可以在相对于保护目标器件2000的前端增加具有适当水平电阻的电阻器件300。电阻器件300可以被设置为保护目标器件2000的元件。然而，根据实施例，考虑到电阻器件300的功能，电阻器件300可以被设置为ESD保护电路1000的元件。

保护目标器件2000可以包括需要防静电的各种电子器件。例如，保护目标器件2000可以包括诸如动态随机存取存储器(DRAM)和闪存之类的各种存储器器件、配置控制器的逻辑器件、以及诸如用于数据通信的接口器件之类的各种半导体器件。根据示例实施例，ESD保护电路1000可以包括鳍式场效应晶体管(FinFET)结构，并且基于此，保护目标器件2000还可以包括半导体器件，该半导体器件包括FinFET。也就是说，ESD保护电路1000和保护目标器件2000可以通过FinFET工艺同时形成在衬底上。

根据示例实施例，基于保护目标器件2000的ESD特性，保护目标器件2000被损坏的模型可以被分类为人体模型(HBM)和充电器件模型(CDM)。在此，HBM可以表示带电人员使保护目标器件2000中的静电损坏保护目标器件2000的情况，CDM可以表示保护目标器件2000带电并且保护目标器件2000使导体(诸如，人体或金属)中的静电损坏保护目标器件2000的情况。根据示例实施例的ESD保护电路1000可以用于所有的HBM和CDM。

根据示例实施例，ESD器件100可以包括各自具有鳍结构的P型杂质区域和N型杂质区域，并且可以包括用于P型杂质区域与N型杂质区域之间的结分离的鳍切割隔离区域，并且因此，ESD器件100可以具有小尺寸、低导通电压和低导通电阻。因此，根据示例实施例，包括具有这种结构的ESD器件100在内的ESD保护电路1000可以使能够实现具有良好的功率性能面积(PPA)的ESD保护电路。因此，可以提供包括ESD保护电路在内的非常可靠的电子器件。

图2A至图2D是示出了图1的ESD保护电路1000中的ESD器件的杂质区域的形状的平面图。

参考图2A，根据示例实施例的ESD器件100可以包括具有P型二极管结构的第一ESD器件100-1，并且第一ESD器件100-1可以包括多个杂质区域110和阱103。参考图2C，根据另一示例实施例的ESD器件100可以包括具有N型二极管结构的第二ESD器件100-2，并且第二ESD器件100-2可以包括多个杂质区域120和阱103。在此，多个杂质区域110和120可以表示例如以10¹⁹/cm³或更高的高浓度掺杂P型杂质或N型杂质的P+区域或N+区域。如图所示，第一ESD器件100-1或第二ESD器件100-2可以具有环形结构，其中，外部杂质区域120或110以四角形环状围绕内部杂质区域110或120。例如，第一ESD器件100-1可以具有这样的结构：P型杂质区域110设置在结构的内部中心并且外部N型杂质区域120以四角形环状围绕P型杂质区域110。此外，第二ESD器件100-2可以具有这样的结构：N型杂质区域120设置在结构的内部中心并且外部P型杂质区域110以四角形环状围绕N型杂质区域120。

阱103可以是N型阱。阱103可以是例如以10¹⁶/cm³或更低的浓度掺杂了N型杂质的N-区域。P型杂质区域110和阱103可以具有不同导电类型的杂质，并且因此，可以形成PN结。可以在图3B至图3D中看到杂质区域110和120以及阱103中的每一个的竖直截面的形状。例如，杂质区域110和120可以设置在阱103的上部。杂质区域110和120以及阱103的上部可以被定义为有源区域(参见图3A至图3D的ACT)。配置有源区域ACT的阱103的上部可以是例如N0区域，该N0区域以10¹⁶/cm³或更高的浓度掺杂有N型杂质并且该N0区域的掺杂浓度高于N-区域的掺杂浓度。

在图2A和图2C中，ESD器件100的杂质区域110和120可以具有内部方形形状和外部方形环形状，但是ESD器件100的杂质区域110和120的形状不限于此。例如，ESD器件100的杂质区域110和120可以具有内部矩形形状和外部矩形环形状，或者可以具有内部椭圆形形状和外部椭圆形环形状。

参考图2B，根据示例实施例的ESD器件100可以包括具有P型二极管结构的第一ESD器件100-1，并且第一ESD器件100-1可以包括多个杂质区域110和阱103。参考图2D，根据另一示例实施例的ESD器件100可以包括具有N型二极管结构的第二ESD器件100-2，并且第二ESD器件100-2可以包括多个杂质区域120和阱103。如图所示，第一ESD器件100-1和第二ESD器件100-2中的每一个可以具有条形结构，该条形结构具有条形状，其中杂质区域110和120在第二方向(y方向)上延伸并在第一方向(x方向)上彼此分开。例如，在第一ESD器件100-1中，P型杂质区域110可以以在第二方向(y方向)上延伸的条形状设置在第一ESD器件100-1的中心部分，并且N型杂质区域120可以以在第二方向(y方向)上延伸的条形状设置在P型杂质区域110的两个外部。此外，在第二ESD器件100-2中，N型杂质区域120可以以在第二方向(y方向)上延伸的条形状设置在第二ESD器件100-2的中心部分，并且P型杂质区域110可以以在第二方向(y方向)上延伸的条形状设置在N型杂质区域120的两个外部。

在具有条形状的ESD器件100中，基于包括杂质区域110和120在内的阱103的平面结构，可以定义ESD器件100在第一方向(x方向)上的宽度Wx和ESD器件100在第二方向(y方向)上的宽度Wy，并且可以通过将ESD器件100在第一方向(x方向)上的宽度Wx乘以ESD器件100在第二方向(y方向)上的宽度Wy(即，Wx*Wy)来定义ESD器件100的面积。另外，设置在ESD器件100的中心部分的杂质区域110或120的水平面积可以被定义为ESD器件100的有效面积。此外，在图2A和图2B的环形的ESD器件100中，可以通过阱103的总面积来定义ESD器件100的面积，并且可以通过设置在ESD器件100的中心部分的杂质区域110或120的水平面积来定义ESD器件100的有效面积。将参考图4的曲线图更详细地描述ESD器件100的宽度Wx和Wy、面积以及有效面积。

图3A至图3D是图1的ESD保护电路中的具有P型二极管结构的ESD器件的平面图和截面图。图3B是沿图3A的线I-I’截取的截面图，图3C是沿图3A的线II-II’截取的截面图，以及图3D是沿线3A的线Ⅲ-Ⅲ’截取的截面图。省略或将在以下简要地给出以上参考图1和图2A至图2D所给出的描述。

参考图3A至图3D，根据示例实施例的ESD器件100-1可以包括衬底101、阱103、鳍F、P型杂质区域110、N型杂质区域120、鳍切割隔离区域FC、栅极线130和触点140。如图3A所示，根据示例实施例的ESD器件100-1可以具有条形结构。然而，根据示例实施例的ESD器件100-1不限于条形结构。例如，根据示例实施例的ESD器件100-1可以具有环形结构。

衬底101可以是例如P型衬底。阱103可以形成在衬底101中，并且如上所述，阱103可以是N型阱。阱103可以形成在衬底101的上部，并且可以通过限定阱103的隔离结构107与其他外围器件区分开。在此，其他器件可以包括配置为ESD保护电路(参见图1的1000)的其他ESD器件，并且可以包括受ESD保护电路1000保护的保护目标器件(参见图1的2000)。有源区域ACT可以被限定在阱103的上部。

多个鳍F可以形成在衬底101上。多个鳍F可以具有从衬底101突出的结构，并且可以在第二方向(图3A中的y方向)上彼此分开以在第一方向(x方向)上延伸。参考图3C，鳍F的底表面可以与衬底101的顶表面Sf相对应，并且可以具有第一高度H1。阱103的有源区域ACT的底表面可以具有基本高度H0，并且可以低于第一高度H1。

P型杂质区域110可以形成在鳍F的上部。此外，P型杂质区域110可以在第一方向(x方向)上设置在鳍F的中心部分。N型杂质区域120也可以形成在鳍F的上部。N型杂质区域120可以在第一方向(x方向)上设置在鳍F的远离中心的部分。也就是说，N型杂质区域120可以设置在P型杂质区域110的任一侧的外部。因此，根据示例实施例的ESD器件100-1可以具有P型二极管结构。

在根据示例实施例的ESD器件100-1中，P型杂质区域110和N型杂质区域120可以形成在鳍F的上部。然而，P型杂质区域110和N型杂质区域120中的每一个的范围不限于此。例如，根据实施例，P型杂质区域110和N型杂质区域120可以被形成为从鳍F的上部延伸到鳍F的下部或从鳍F的上部延伸到有源区域ACT的上部。

鳍切割隔离区域FC可以被形成为在第二方向(y方向)上延伸。鳍切割隔离区域FC可以切割鳍F，以在第一方向(x方向)上使P型杂质区域110与N型杂质区域120隔离。也就是说，鳍切割隔离区域FC可以在第一方向(x方向)上在P型杂质区域110与N型杂质区域120之间。鳍切割隔离区域FC的下部可以填充有隔离绝缘层105。此外，如图3C和图3D所示，隔离绝缘层105可以形成在除鳍F的顶表面之外的衬底101以及鳍切割隔离区域FC的所有顶表面上方。也就是说，可以在第二方向(y方向)上在鳍F之间且在与鳍F的外部相对应的衬底101上形成隔离绝缘层105。

鳍切割隔离区域FC的底表面FCb可以具有第二高度H2。如图3D中所示，第二高度H2可以高于第一高度H1，该第一高度H1是衬底101的顶表面Sf的高度。然而，根据示例实施例，在鳍切割工艺中鳍被去除的厚度可以变化，并且因此，鳍切割隔离区域FC的底表面FCb的高度可以变化。将参考图7和图8更详细地描述鳍切割隔离区域FC的底表面FCb。

用于参考，在相关技术的ESD器件中，可以形成浅沟槽隔离(STI)结构或深沟槽隔离(DTI)结构以用于P型杂质区域110与N型杂质区域120之间的结分离。可以通过使能够划分有源区域ACT的深度来基本上形成STI或DTI结构。因此，STI或DTI结构的底表面可以低于基本高度H0，该基本高度H0是有源区域ACT的底表面。在此，可以通过执行一次或多次沟槽形成工艺来将STI结构和DTI结构彼此区分开，并且对其执行两次或更多次沟槽工艺的DTI结构可以比对其执行一次沟槽的工艺的STI结构深。

另一方面，在根据示例实施例的ESD器件100-1中，可以通过仅去除鳍F来形成鳍切割隔离区域FC，并且因此，可以保持鳍F下方的有源区域ACT的全部或一部分。根据示例实施例，可以通过仅去除鳍F的一部分来形成鳍切割隔离区域FC。因此，根据示例实施例的ESD器件100-1可以具有这样的结构：在第一方向(x方向)上彼此相邻的鳍F通过其下方的有源区域ACT彼此连接，并且例如可以具有合并了有源区域ACT的结构。

可以在衬底101上形成多个栅极线130。多个栅极线130可以在第二方向(y方向)上延伸以覆盖鳍F的一部分，并且可以在第一方向(x方向)上分开。如图3B中所示，栅极线130可以包括第一栅极线130a和第二栅极线130b，在第一方向(x方向)上仅在鳍F上设置第一栅极线130a，第二栅极线130b设置在与鳍F和鳍切割隔离区域FC相对应的部分。第一栅极线130a可以在第二方向(y方向)上覆盖鳍F的顶表面和鳍F的两个侧表面。第二栅极线130b可以覆盖鳍F的顶表面、鳍F在第一方向(x方向)上的一个侧表面、以及鳍F在第二方向(y方向)上的两个侧表面。在此，鳍F在第一方向(x方向)上的一个侧表面可以与鳍切割隔离区域FC的一个侧表面FCs相对应。

栅极线130可以具有第一方向(x方向)上的第一宽度W1。第一宽度W1可以例如约为70nm。栅极线130的第一宽度W1不限于该数值。第一栅极线130a和第二栅极线130b在第一方向(x方向)上的宽度可以基本相同。换言之，第一栅极线130a和第二栅极线130b中的每一个可以在第一方向(x方向)上具有第一宽度W1。

栅极线130可以包括导电材料，其中，多晶硅或单晶硅掺杂有诸如铝(Al)、镍(Ni)、钨(W)、钛(Ti)或钽(Ta)等的金属材料。另外，栅极线130可以包括金属。例如，栅极线130可以包括氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)和碳化钽(TaC)。栅极线130可以包括单个层或多层。

在根据示例实施例的ESD器件100-1中，与普通晶体管的栅极线不同，栅极线130可以保持浮置状态而不与电极端子连接。换言之，栅极线130可以是不执行电气功能的虚设栅极线。栅极线130可以在形成P型杂质区域110和N型杂质区域120的掺杂工艺中执行掩模的功能。

在图3B至图3D中，栅极绝缘层可以在栅极线130与鳍F之间。根据示例实施例，仅除了触点140与杂质区域110和120连接的部分之外，栅极绝缘层可以覆盖鳍F的整个顶表面和侧表面。另外，根据实施例，可以基于栅极线130不执行电气功能而省略栅极绝缘层。

在根据示例实施例的ESD器件100-1中，鳍切割隔离区域FC可以在第一方向(x方向)上具有第二宽度W2。第二宽度W2可以是例如100nm或更小。通常，鳍切割隔离区域FC在第一方向(x方向)上的宽度可以被定义为在第一方向(x方向)上彼此相邻的鳍F之间的距离。然而，如图3B中所示，当第二栅极线130b的一部分被包括在鳍切割隔离区域FC中时，鳍切割隔离区域FC在第一方向(x方向)上的宽度可以被定义为在第一方向(x方向)上彼此相邻的第二栅极线130b之间的距离。在根据示例实施例的ESD 100-1中，因为鳍切割隔离区域FC的第二宽度W2为100nm或更小(例如，约80nm)并且非常小，所以可以不在鳍切割隔离区FC中设置单独的栅极线。

对于参考，在相关技术的ESD器件中，因为STI或DTI结构通过使能够划分有源区域ACT的深度来形成，所以必须确保第一方向(x方向)上的充分距离以形成STI或DTI的沟槽。例如，相关技术的ESD器件的STI或DTI结构在第一方向(x方向)上的宽度可以约为230nm。此外，当STI或DTI结构在第一方向(x方向)上的宽度为宽时，可以在STI或DTI结构的顶表面上设置单独的栅极线以延伸。作为详细示例，当栅极线130的宽度约为70nm时，一个附加的栅极线可以设置在具有在第一方向(x方向)上约为230nm的宽度的STI或DTI结构的顶表面的中心部分，并且可以相对于与其相邻的栅极线保持约80nm的间隔。

触点140可以形成在P型杂质区域110和N型杂质区域120上。P型杂质区域110可以通过触点140电连接到焊盘200，并且N型杂质区域120可以电连接到用于施加电源电压Vdd的端子。当栅极绝缘层在鳍F的顶表面上时，触点140可以以穿过栅极绝缘层的结构连接到P型杂质区域110和N型杂质区域120。此外，根据实施例，N型杂质区域120可以通过触点140电连接到用于施加接地电压Vss的端子。

根据示例实施例的ESD器件100-1可以包括各自以鳍(F)结构形成的P型杂质区域110和N型杂质区域120，并且可以包括用于P型杂质区域110与N型杂质区域120之间的结分离的鳍切割隔离区域FC，并且因此，可以具有小尺寸、低导通电压和低导通电阻。将参考图4更详细地描述根据示例实施例的ESD器件100-1的小尺寸、低导通电压和低导通电阻。

图4是示出了具有图3A至图3D的P型二极管结构的ESD器件和具有相关技术的P型二极管结构的ESD器件的导通电压特性和导通电阻特性的曲线图。x轴表示施加到P型杂质区域110与N型杂质区域120之间的区域的电压，并且y轴表示基于电压的施加的电流。粗直线“DTI”表示包括DTI结构的相关技术的ESD器件，而细直线“FC”表示根据示例实施例的包括鳍切割隔离区域FC的ESD器件。在此，导通电压可以表示基于电压的施加而允许电流开始流动的电压，并且导通电阻可以与导通之后的电阻相对应，并且例如，可以与通过在导通之后将电压除以电流而获得的值相对应。

参考图4，相关技术的ESD器件可以具有约1.56V的导通电压，并且可以具有约0.33Ω的导通电阻。另一方面，根据示例实施例的ESD器件100-1可以具有约1.25V的导通电压，并且可以具有约0.3Ω的导通电阻。结果，根据示例实施例的ESD器件100-1的导通电压和导通电阻可以比相关技术的ESD器件的导通电压和导通电阻低。

用于实验的相关技术的ESD器件可以具有450μm²的面积，并且可以具有6μm²的有效面积。在此，面积和有效面积如上面参考图2B和图2D所描述的那样。另一方面，根据示例实施例的ESD器件100-1可以具有406μm²的面积，并且可以具有6μm²的有效面积。结果，根据示例实施例的ESD器件100-1的有效面积可以与相关技术的ESD器件的有效面积相同，并且导通电压和导通电阻可以比相关技术的ESD器件的导通电压和导通电阻低。此外，根据示例实施例的ESD器件100-1的总面积可以小于相关技术的ESD器件的总面积，并且因此，可以有助于减小ESD保护电路(参见图1的1000)的尺寸。结果，根据示例实施例的ESD器件100-1可以使能够实现功率性能区域(PPA)为良好的ESD保护电路1000。

图5是图1的ESD保护电路1000中的具有N型二极管结构的ESD器件的截面图。省略或将在以下简要地给出以上参考图1至图4所给出的描述。

参考图5，根据示例实施例的ESD器件100-2可以具有N型二极管结构，并且因此，可以与图3A至图3D的ESD器件100-1不同。详细地，在根据示例实施例的ESD器件100-2中，N型杂质区域120可以形成在鳍F的上部。另外，N型杂质区域120可以在第一方向(x方向)上设置在鳍F的中心部分。另外，P型杂质区域110可以设置在鳍F的上部。P型杂质区域110可以在第一方向(x方向)上设置在鳍F的远离中心的部分。也就是说，P型杂质区域110可以设置在N型杂质区域120的两个外部。

在根据示例实施例的ESD器件100-2中，阱103a可以是N型阱，并且可以仅形成在N型杂质区域120下方。然而，根据实施例，可以省略阱103a。根据示例实施例的ESD器件100-2可以具有N型二极管结构，N型杂质区域120可以通过触点140电连接到焊盘200，并且P型杂质区域110可以通过触点140电连接到用于施加接地电压Vss的端子。根据示例实施例的ESD器件100-2可以具有条型结构或环型结构。

另外，鳍切口隔离区域FC和栅极线130与图3A至图3D中所示的ESD器件100-1的描述相同。

图6是示出了具有图5的N型二极管结构的ESD器件和具有相关技术的N型二极管结构的ESD器件的导通电压特性和导通电阻特性的曲线图。x轴、y轴、“DTI”、“FC”、导通电压和导通电阻的构思如上面参考图4的曲线所描述的那样。

参考图6，相关技术的ESD器件可以具有约1.44V的导通电压，并且可以具有约0.35Ω的导通电阻。另一方面，根据示例实施例的ESD器件100-2可以具有约1.25V的导通电压，并且可以具有约0.31Ω的导通电阻。结果，根据示例实施例的ESD器件100-2的导通电压和导通电阻可以比相关技术的ESD器件的导通电压和导通电阻低。

用于实验的相关技术的ESD器件可以具有433μm²的面积，并且可以具有92μm²的有效面积。另一方面，根据示例实施例的ESD器件100-2可以具有405μm²的面积，并且可以具有128μm²的有效面积。结果，根据示例实施例的ESD器件100-2的有效面积可以大于相关技术的ESD器件的有效面积，并且导通电压和导通电阻可以比相关技术的ESD器件的导通电压和导通电阻低。此外，根据示例实施例的ESD器件100-2的总面积可以小于相关技术的ESD器件的总面积，并且因此，可以有助于减小ESD保护电路(参见图1的1000)的尺寸。结果，根据示例实施例的ESD器件100-2可以使能够实现PPA为良好的ESD保护电路1000。

用于参考，随着有效面积变宽，可以容易地减小导通电阻。另外，当P型杂质区域110与N型杂质区域120之间的电流路径增大时，导通电压可能增大。因此，当有效面积为宽并且P型杂质区域110与N型杂质区域120之间的距离为短时，可以增强ESD器件的操作特性。当像平面晶体管那样在水平方向上形成电流路径时，导通电压可能降低但泄漏可能增加。

在相关技术的ESD器件中，当包括了STI或DTI结构，STI或DTI的宽度较大并且深度较深时，P型杂质区域与N型杂质区域之间的电流路径可以较长，并且因此，导通电压可能相对较高。另一方面，因为根据示例实施例的ESD器件100-1或100-2包括宽度较窄并且深度较浅的鳍切割隔离区域FC，所以P型杂质区域110与N型杂质区域120之间的电流路径可以较短，并且因此，导通电压可能相对较低。此外，如上所述，可以通过仅去除鳍F的一部分来形成鳍切割隔离区域FC，并且因此，可以保持鳍F下方的有源区域ACT的全部或一部分。因此，根据示例实施例的ESD器件100-1或100-2可以具有这样的结构：在第一方向(x方向)上彼此相邻的鳍F通过其下方的有源区域ACT彼此连接，并且例如可以具有合并了有源区域ACT的结构。

图7至图9是根据示例实施例的具有P型二极管结构的ESD器件的截面图，并且可以各自对应于图3B。省略或将在以下简要地给出以上参考图1至图6所给出的描述。

参考图7，在鳍切割隔离区域FC’的深度方面，根据示例实施例的ESD器件100a-1可以与图3A至图3D的ESD器件100-1不同。详细地，在根据示例实施例的ESD器件100a-1中，作为鳍切割隔离区域FC’的底表面FC’b的高度的第二高度H2’可以与作为衬底101的顶表面(参见图3C的Sf)的高度的第一高度H1基本相同。换言之，在根据示例实施例的ESD器件100a-1中，可以通过去除在第三方向(z方向)上从衬底101的顶表面Sf突出的鳍F来形成鳍切割隔离区域FC’。

参考图8，在鳍切割隔离区域FC”的深度方面，根据示例实施例的ESD器件100b-1可以与图3A至图3D的ESD器件100-1不同。详细地，在根据示例实施例的ESD器件100b-1中，作为鳍切割隔离区域FC”的底表面FC”b的高度的第二高度H2”可以小于作为衬底101的顶表面Sf的高度的第一高度H1。换言之，在根据示例实施例的ESD器件100b-1中，可以通过去除在第三方向(z方向)上从衬底101的顶表面Sf突出的鳍F以及鳍F下方的有源区域ACT上部的一部分来形成鳍切割隔离区域FC”。

参考图9，在栅极线130’的结构方面，根据示例实施例的ESD器件100c-1可以与图3A至图3D的ESD器件100-1不同。详细地，在根据示例实施例的ESD器件100c-1中，栅极线130’可以在第一方向(x方向)上仅设置在鳍F的上表面上，而可以不设置在鳍切割隔离区域FC上。换言之，在根据示例实施例的ESD器件100c-1中，与图3A至图3D的ESD器件100-1不同，可以不形成在第一方向(x方向)上覆盖鳍F和鳍切割隔离区域FC的第二栅极线130b结构。因此，如图9所示，作为鳍切割隔离区域FC在第一方向(x方向)上的宽度的第二宽度W2可以被定义为在第一方向(x方向)上彼此相邻的鳍F的侧表面之间的距离，并且例如，可以被定义为鳍切割隔离区域FC的两个侧面FCs之间的距离。

根据实施例，在图7至图9的ESD器件100a-1、100b-1和100c-1中，N型杂质区域120可以通过触点140电连接到用于施加接地电压Vss的端子。

图10A至图10C是根据实施例的具有P型二极管结构的ESD器件的透视图和截面图，并且可以对应于图3B和图3C。省略或将在以下简要地给出以上参考图1至图9所给出的描述。

参考图10A至图10C，根据示例实施例的ESD器件100d-1可以包括全围绕栅(GAA)结构，并且因此，可以与图3A至图3D的ESD器件100-1不同。为了提供更详细的描述，如图10A中所示，根据示例实施例的ESD器件100d-1可以具有GAA结构，其中栅极线130c完全围绕纳米线NW的四个表面。用于参考，图10A是用于从构思上示出根据示例实施例的ESD器件100d-1的三维(3D)形状的透视图。图10B和图10C与根据示例实施例的ESD器件100d-1的截面图相对应，其中，可以设置在第一方向(x方向)上彼此分开的六个栅极线130c，并且可以设置在第二方向(y方向)上彼此分开并且被栅极线130c围绕的三个纳米线NW。

鳍F可以被形成为在第三方向(z方向)上具有特定高度，然后可以去除鳍F的中间部分，从而形成纳米线NW。换言之，纳米线NW可以与初始鳍F的上端部分相对应。根据示例实施例，可以去除鳍F在第三方向(z方向)上的两个或更多个中间部分，并且因此，可以形成在第三方向(z方向)上彼此分开的两个或更多个纳米线NW。

在根据示例实施例的ESD器件100d-1中，鳍F的上部的一部分和纳米线NW可以被鳍切割隔离区域FC切割，并且因此，P型杂质区域110a和N型杂质区域120a可以在第一方向(x方向)上彼此分开。如图10B中所示，可以通过使用P型杂质或N型杂质掺杂鳍F的上部的一部分和纳米线NW的一部分来形成P型杂质区域110a或N型杂质区域120a。触点140a可以形成在其中触点140a一起接触纳米线NW和鳍F的杂质区域的结构中。

结果，除了纳米线NW被设置为与鳍F的上部分开之外，根据示例实施例的ESD器件100d-1可以与图3A至图3D的ESD器件100-1基本相同。换言之，如图10B和10C中所示，当纳米线NW在第三方向(z方向)上连接到鳍F时，可以看出，根据示例实施例的ESD器件100d-1的结构与图3B和图3C中所示的结构基本相同。用于参考，鳍F与纳米线NW之间的空间可以与填充鳍切割隔离区域FC的隔离绝缘层105的上部的工艺一起被填充。

图11是根据示例实施例的具有P型二极管结构的ESD器件的透视图，并且从构思上示出了根据如图10A中的示例实施例的ESD器件100e-1的3D形状。省略或将在以下简要地给出以上参考图10A至图10C所给出的描述。

参考图11，根据示例实施例的ESD器件100e-1可以包括多桥沟道(MBC)结构，并且因此，可以与图10A至图10C的ESD器件100d-1不同。为了提供更详细的描述，如图11中所示，根据示例实施例的ESD器件100e-1可以具有MBC结构，其中栅极线130c完全围绕纳米片NS的四个表面。纳米片NS可以具有片的结构。根据示例实施例，纳米片NS在第二方向(y方向)上的宽度可以是纳米片NS在第三方向(z方向)上的厚度的几倍(或者，几十倍)，并且因此，在结构上可以与纳米线不同。随着纳米片NS在第二方向(y方向)上的宽度增加，其下方的鳍F在第二方向(y方向)上的宽度可以与纳米片NS相对应地增加。另外，栅极线130c和纳米片NS的数量、形成纳米片NS的方法、P型杂质区域和N型杂质区域中的每一个的结构、以及触点的结构如以上参考示出了ESD器件100d-1的图10A至图10C所描述的那样。

图12A至图12B、图13A至图13C、图14A至图14C、图15A至图15B以及图16是示出了根据示例实施例的制造具有图3A至图3D的P型二极管结构的ESD器件的工艺的截面图。图12A、图13A、图14A、图15A和图16中的每一个可以对应于图3B，图12B、图13B、图14B和图15B中的每一个可以对应于图3C，以及图13C和图14C中的每一个可以对应于图3D。下面将结合图3A至图3D参考图12A至图12B、图13A至图13C、图14A至图14C、图15A至图15B以及图16来描述制造ESD器件的工艺，并且省略或将在以下简要地给出以上参考图1至图11所给出的描述。

参考图12A和图12B，可以在衬底101上形成阱103。阱103可以是N型阱，并且可以通过将N型杂质掺杂到衬底101上特定深度来形成。如虚线所示，可以在阱103的上部限定有源区域ACT。例如，有源区域ACT可以在由H0指示的区域之上。有源区域ACT的掺杂浓度可以高于阱103的其他部分。例如，如上所述，当阱103是其中以10¹⁶/cm³或更低的掺杂浓度掺杂有N型杂质的N-区域时，有源区域ACT可以是其中以10¹⁶/cm³或更高的掺杂浓度掺杂有N型杂质的N0区域。然而，阱103和有源区域ACT中的每一个的掺杂浓度不限于该数值。

在形成阱103之后，可以在衬底101上形成限定ESD器件的隔离结构107。隔离结构107可以包括诸如氧化物、氮化物或氮氧化物的绝缘层。

随后，可以在衬底101的顶表面上形成在第一方向(x方向)上延伸的掩模图案。掩模图案可以包括例如下掩模图案和上掩模图案。此外，下掩模图案可以由诸如氧化物或氮化物等的硬掩模层形成，并且上掩模图案可以包括光刻胶。根据示例实施例，下掩模图案和上掩模图案中的每一个可以由硬掩模层形成。在形成掩模图案之后，可以通过使用掩模图案作为掩模来蚀刻衬底101的上部，从而形成在第一方向(x方向)上延伸并且在第二方向(y方向)上彼此分开的多个鳍F。在形成鳍F之后，衬底101的顶表面Sf可以具有第一高度H1。根据示例实施例，下掩模图案可以保留在鳍F中的每一个鳍的顶表面上。用于参考，与图3D相对应的截面可以与图12B基本相同，并且因此，省略其截面图。

参考图13A至图13C，在形成鳍F之后，可以在第一方向(x方向)上形成用于将鳍F中的每一个鳍F划分成多个部分(例如，三个部分)的鳍切割隔离区域FC。鳍切割隔离区域FC可以在第二方向(y方向)上延伸。因此，如图13C中所示，可以在第二方向(y方向)上去除鳍F。如上所述，鳍切割隔离区域FC可以在第一方向(x方向)上具有第二宽度W2，并且第二宽度W2可以较小，例如，可以为100nm或更小。鳍切割隔离区域FC的底表面FCb可以具有第二高度H2，并且可以略微高于第一高度H1，该第一高度H1是衬底101的顶表面Sf的高度。然而，根据实施例，鳍切割隔离区域FC的底表面FCb可以与衬底101的顶表面Sf的高度基本相同，或者可以低于衬底101的顶表面Sf的高度。

参考图14A至图14C，可以在衬底101的整个表面上沉积用于隔离绝缘层105的绝缘材料，并且可以使其平坦化。可以通过化学机械抛光(CMP)工艺和/或诸如回蚀之类的蚀刻工艺来执行平坦化。保留在鳍F中的每一个鳍F的顶表面上的下掩模图案可以在平坦化工艺中用作蚀刻停止层。通过执行平坦化工艺，可以将用于隔离绝缘层的绝缘材料填充到在第二方向(y方向)上彼此相邻的鳍F之间的区域中并填充到第一方向(x方向)上的鳍切割隔离区域FC中，并且用于隔离绝缘层的绝缘材料的顶表面可以与下掩模图案的顶表面基本共面。

随后，通过使用下掩模图案作为掩模将用于隔离绝缘层105的绝缘材料去除特定深度，可以形成隔离绝缘层105。隔离绝缘层105可以基于第二方向(y方向)上的鳍F之间的分离功能以及第一方向(x方向)上的P型杂质区域110与N型杂质区域120之间的结分离功能而被形成为具有适当的厚度。可以形成隔离绝缘层105，然后，可以去除下掩模图案。

根据实施例，与形成隔离绝缘层105相关联，当用于隔离绝缘层的绝缘材料相对于下掩模图案的蚀刻选择性为高时，可以省略平坦化工艺，并且可以通过回蚀工艺来立即形成隔离绝缘层105。此外，根据实施例，当用于隔离绝缘层的绝缘材料相对于鳍F的蚀刻选择性为高时，可以通过回蚀工艺来形成隔离绝缘层105而无需下掩模图案。

参考图15A和图15B，在形成隔离绝缘层105之后，覆盖衬底101上的所得材料的整个表面的介电层可以被形成为具有特定厚度。例如，介电层可以覆盖隔离绝缘层105的顶表面以及鳍F中的每一个鳍的两个侧表面和顶表面。根据示例实施例，介电层可以稍后配置(configure)栅极线130的栅极绝缘层。栅极线130可以不执行基本的电气功能，并且因此，根据示例实施例，可以省略介电层。

在形成介电层之后，可以形成并平坦化覆盖衬底101的所得材料的整个表面的导电层。导电层的材料可以与针对图3A至图3D的ESD器件100-1中的栅极线130描述的材料相同。随后，可以在平坦化的导电层的顶表面上形成掩模图案。掩模图案可以具有包括在第二方向(y方向)上延伸且在第一方向(x方向)上彼此分开的掩模图案的结构。掩模图案可以包括：第一掩模图案，该第一掩模图案在第一方向(x方向)上被设置在仅与鳍F相对应的导电层上；以及第二掩模图案，该第二掩模图案被设置在与鳍F和鳍切割隔离区域FC相对应的导电层上。

随后，通过使用掩模图案作为掩模，可以通过蚀刻导电层来形成栅极线130。栅极线130可以具有包括在第二方向(y方向)上延伸以与掩模图案相对应并在第一方向(x方向)上彼此分开的栅极线在内的结构，并且可以覆盖鳍F中的每一个鳍的顶表面和两个侧表面。此外，如上所述，栅极线130可以包括第一栅极线130a和第二栅极线130b。可以在第一方向(x方向)上仅在鳍F的上表面上布置第一栅极线130a以与第一掩模图案相对应。可以在鳍F和鳍切割隔离区域FC的上表面上设置第二栅极线130b以与第二掩模图案相对应。

在形成栅极线130时，可以去除鳍F和隔离绝缘层105上的介电层，并且可以在第一方向(x方向)上暴露隔离绝缘层105的顶表面和相邻的栅极线130之间的鳍F的顶表面。根据实施例，当形成栅极线130时，鳍F和隔离绝缘层105上的介电层可以被保持而不被去除。在这种情况下，在形成了栅极线130之后，可以在隔离绝缘层105的顶表面和相邻的栅极线130之间的鳍F的顶表面上保持介电层。用于参考，在形成栅极线130之后，与图3D相对应的截面可以与图14C基本相同。因此，省略其截面图。

参考图16，在形成栅极线130之后，可以形成P型杂质区域110和N型杂质区域120。更详细地，首先，除了要形成P型杂质区域110的鳍F部分之外，可以形成覆盖其他鳍F部分的第一掩模图案。随后，可以通过使用第一掩模图案作为掩模来执行将P型杂质注入暴露的鳍F部分的离子注入工艺，从而形成P型杂质区域110。随后，可以去除第一掩模图案，可以形成仅覆盖P型杂质区域110的第二掩模图案，并且可以通过使用第二掩模图案作为掩模来执行将N型杂质注入暴露的鳍F部分的离子注入工艺，从而形成N型杂质区域120。

在离子注入工艺中，栅极线130可以与第一掩模图案或第二掩模图案一起用作掩模。因此，如图16中所示，可以不对栅极线130下方的鳍F部分进行掺杂。然而，可以通过扩散使用对应的杂质来掺杂栅极线130的下部的一部分。因此，可以在第一方向(x方向)上形成P型杂质区域110和N型杂质区域120直到从栅极线130的侧表面稍微向内的部分。

在形成P型杂质区域110和N型杂质区域120之后，可以形成与P型杂质区域110和N型杂质区域120中的每一个连接的触点140，并且因此，可以完成图3A至图3D的ESD器件100-1。可以形成覆盖衬底101上的所有结果材料的绝缘材料层，可以通过使绝缘材料层平坦化来形成层间绝缘层，可以在层间绝缘层上形成掩模图案，可以通过使用掩模图案的蚀刻工艺来形成接触孔，并且可以通过将导电材料填充到接触孔来形成触点140。

尽管已经参考本发明构思的示例实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。