具体实施方式

存储器单元被用来在计算设备和/或任何合适的计算架构(例如，微控制器等)中存储二进制数字数据(例如，位值为1或位值为0，逻辑高值或逻辑低值等)。存储器单元可被包括在位于易失性存储器(例如，随机访问存储器(RAM)、动态随机访问存储器(DRAM)、静态随机访问存储器(SRAM)等)或位于非易失性存储器(例如，只读存储器(ROM)、掩膜ROM、可编程只读存储器(PROM)、OTP存储器、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪存等)中的存储器单元阵列中。

如前所述，OTP存储器是一种可由终端用户编程的非易失性存储器。OTP存储器阵列可包括一个或多个存储器单元，每个存储器单元包括一个或多个存储设备(例如FGMOS)。非易失性存储器，诸如OTP存储器，存储代表用于只读访问的固件代码和/或低级程序的二进制数据。在要利用此类固件代码和/或任何低级程序的情况下，存储在存储器单元中的对应存储器位可以被感测和/或以其他方式读取，以供在易失性存储器或计算系统和/或计算设备中的其他地方中使用。

读取OTP存储器中的存储器单元(例如，感测存储在存储器单元中的存储器位的值)的方法涉及位电流(例如，由存储在存储器单元中的存储器位产生的电流)与基准电流的比较。基于此种比较，可以对存储在存储器单元中的位值(例如，位值为1或位值为0)进行确定。例如，此种比较确定存储器单元是存储1的位值还是0的位值。如下文中所述，图1将OTP存储器与传统的感测电路一起示出。

图1是第一OTP存储器阵列102、第二OTP存储器阵列104、多路复用器106和感测电路108的示意图100。在图1中，第一OTP存储器阵列102包括第一OTP存储器单元110和第二OTP存储器单元112。同样，在图1中，第二OTP存储器阵列104包括第三OTP存储器单元114和第四OTP存储器单元116。此外，感测电路108包括第一基准开关118、第一逻辑门120、第二逻辑门122和第二基准开关124。

在图1中，第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114和第四OTP存储器单元116包括各自的p沟道MOSFET(PMOS)126、128、130、132。此外，第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114和第四OTP存储器单元116包括各自的FGMOS开关134、136、138、140。在图1中，控制器142可操作以经由第一字线(线105)或第二字线(线107)在第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114和/或第四OTP存储器单元116中的任一个中加载各自的存储器位。

在图1中，多路复用器106是二对一直通多路复用器，其包括第一阵列PMOS开关146、第一阵列n沟道MOSFET(NMOS)开关148、第二阵列PMOS开关150、第二阵列NMOS开关152以及解码器154。多路复用器106可基于与控制信号(线113)相关联的由解码器154解码的存储器地址值进行操作，以通过第一阵列PMOS开关146和第一阵列NMOS开关148传导电流，或者通过第二阵列PMOS开关150和第二阵列NMOS开关152传导电流。

为了读取存储在第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114或第四OTP存储器单元116中的选定一个中的位值，控制器142生成控制信号(线113)以用于多路复用器106启用和/或停用各自的第一阵列PMOS开关146、第一阵列NMOS开关148、第二阵列PMOS开关150或第二阵列NMOS开关152。基本上同时(例如，在微秒内)，基准信号(线115)被传输到基准电流发生器156。在操作中，基准信号(线115)向基准电流发生器156指示启用第一基准开关118。因此，基准电流(I_REF)将通过第一基准开关118传导。同样，多路复用器106基于与控制信号(线113)相关联的存储器地址值，以及存储器位是否存储在第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114或第四OTP存储器单元116中选定的一个中，传导位电流(I_BIT)。在图1中，当存储器位存储在第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114或第四OTP存储器单元116中选定的一个中时，位电流(I_BIT)是固定电流。在图1中，多路复用器106、第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114和第四OTP存储器单元116中的每个的额定电压远高于感测电路108、基准电流发生器156和计算系统158的电压(例如，5V对1.5V)。

在图1中，第二逻辑门122的输入的极性经由第二基准开关124的启用被初始化为高值。向第二基准开关124发送初始化信号(线117)以启用第二基准开关124。在操作中，如果位电流(I_BIT)与基准电流(I_REF)相比更高，那么第一逻辑门120的输入端子处的电压将被拉到逻辑高值。因此，第一逻辑门120将获得高输入电压值。第一逻辑门120的输出，因此第二逻辑门122的输入，将是低输出值。因此，第二逻辑门122的输出将是高输出值。第二逻辑门122的此种输出指示存储器位存储在第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114或第四OTP存储器单元116中选定的一个中。如果位电流(I_BIT)与基准电流(I_REF)相比较低，那么第一逻辑门120的输入端子的电压将受到主导的较大基准电流(I_REF)传导到接地的影响，因此引起第一逻辑门120的输入端子为逻辑低值。因此，第一逻辑门120将获得低输入电压值。因此，第一逻辑门120的输出，因此第二逻辑门122的输入，将是高输出值。因此，第二逻辑门122的输出将是低输出值。第二逻辑门122的此种输出指示存储器位没有存储在第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114或第四OTP存储器单元116中选定的一个中。

在图1中，位电流(I_BIT)与基准电流(I_REF)的比较是低效和耗时的。在图1中，当存储器位“1”被读取时，位电流(I_BIT)和基准电流(I_REF)之间的差异确定了第一逻辑门120的输入端子处的电压变化率。在图1中，访问时间(例如，读取和/或感测存储在第一OTP存储器阵列102和/或第二OTP存储器阵列104中的数据、指令和信息所花费的时间)和周期时间(例如，对第一OTP存储器阵列102或第二OTP存储器阵列104的一次访问与对第一OTP存储器阵列102或第二OTP存储器阵列104的后续访问之间的时间)取决于可用的位电流(I_BIT)的幅度和/或其他量。因此，访问时间和周期时间取决于位电流(I_BIT)引起逻辑门120的输入端子处的电压上升到逻辑高值所花费的时间，并且由于该时间而受到限制。在图1中，1024个16位字的访问时间和周期时间很慢(例如，大约58纳秒(ns)的访问时间和125ns的周期时间)。

如图1所示，访问第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114和/或第四OTP存储器单元116的时间过长，并且处理器、中央处理单元(CPU)和/或其他计算系统不能可靠地利用存储在第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114和/或第四OTP存储器单元116中的存储器位、指令和/或其他信息。因此，存储在第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114和/或第四OTP存储器单元116中的存储器位、指令和/或其他信息被加载到计算系统158中以供处理器、CPU和/或其他计算系统使用。

本文中公开的示例包括当感测和/或以其他方式读取存储在存储器中的位时提高效率的方法和装置。在本文中公开的示例中，利用电流镜来使传入的位电流提升，以改进在感测和/或以其他方式读取存储在OTP存储器中的位时的访问时间和周期时间。例如，不是如在图1中的位电流(I_BIT)是源电流，而是可以在感测电路中利用电流镜来使从OTP存储器中获得的位电流(I_BIT)复制和提升。以这种方式，位电流(I_BIT)可被感测为灌注(sink)电流。此种示例电流镜可以包括开关设备(例如，晶体管)的组合，其选择方式是确保复制时传入的位电流(I_BIT)被提升。例如，电流镜中的开关设备(例如，晶体管)可以被选择为具有指定的特性(例如，晶体管大小等)，以确保位电流(I_BIT)的期望提升率。在本文中公开的示例中，作为灌注电流传导的提升的、复制的位电流(I_BIT)被用来与基准电流进行比较。因此，感测电路的操作特性诸如周期时间和访问时间得到减少和改进。下面描述了进一步的操作描述。

在本文中公开的一些示例中，当感测、比较和/或以其他方式读取存储在OTP存储器中的位时，改进的访问时间和周期时间使得OTP存储器能够高效操作，无论是否利用了影子(shadow)易失性存储器。

图2是示例第一OTP存储器阵列202、示例第二OTP存储器阵列204、示例多路复用器206和示例感测电路208的示意图200。在图2中，第一OTP存储器阵列202包括示例第一OTP存储器单元210和示例第二OTP存储器单元212。同样，在图2中，第二OTP存储器阵列204包括示例第三OTP存储器单元214和示例第四OTP存储器单元216。此外，感测电路208包括示例电流镜218，其包括示例第一开关220，该示例第一开关具有示例第一漏极端子222、示例第一栅极端子224和示例第一源极端子226。电流镜218进一步包括示例第二开关228，其包括示例第二漏极端子230、示例第二栅极端子232和示例第二源极端子234。感测电路208进一步包括示例逻辑门236、示例初始化开关238，其具有示例第三漏极端子240、示例第三栅极端子242和示例第三源极端子244。此外，感测电路208包括示例基准开关246，其具有示例第四源极端子248、示例第四栅极端子250和示例第四漏极端子252。第一开关220、第二开关228和初始化开关238是NMOS晶体管。基准开关246是PMOS晶体管。在本文中公开的其他示例中，第一开关220、第二开关228、初始化开关238和/或基准开关246可以是任何合适的开关设备(例如，PMOS晶体管、NMOS晶体管、双极结栅晶体管(BJT)等)。

此外，图2的示意图200包括示例升压电路253和示例反相器255。在本文中公开的示例中，第一漏极端子222、第一源极端子226、第二漏极端子230、第二源极端子234、第三漏极端子240、第三源极端子244、第四漏极端子252和/或第四源极端子248中的任一个可被称为各自的电流端子。在本文中公开的其他示例中，任何合适的逻辑设备和/或电路系统可以与图2的系统组合使用。下面在图10中描绘了包括额外的逻辑电路系统的示例额外实施方式。

在图2中，第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214和第四OTP存储器单元216包括各自的p沟道金属氧化物半导体场效应晶体管(PMOS)254、256、258、260。此外，第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214和第四OTP存储器单元216包括各自的FGMOS开关262、264、266、268。在图2中，控制器270可操作以经由示例第一字线(线205)或示例第二字线(线207)在第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214和/或第四OTP存储器单元216中的任一个中加载各自的存储器位。在图2所示的示例中，响应于第一字线(线205)或第二字线(线207)中的任一个的生成，电荷存储在各自的FGMOS开关262、264、266、268的浮栅中。

在图2的示例中，第一OTP存储器阵列202、第二OTP存储器阵列204和多路复用器206的额定电压(例如5伏)高于感测电路208的额定电压(例如1.5伏)。尽管图2示出了第一OTP存储器阵列202、第二OTP存储器阵列204和多路复用器206的额定电压(例如5伏)高于感测电路208的额定电压(例如1.5伏)，但可以利用任何合适的额定电压来实施第一OTP存储器阵列202、第二OTP存储器阵列204、多路复用器206和/或感测电路208。

图2的示意图200还包括示例控制器270、示例基准电流发生器272和示例计算系统274。在本文中公开的其他示例中，可以有任何数量的OTP存储器阵列被配置在示意图200中。

在图2中，多路复用器206是二对一直通多路复用器，其包括示例第一阵列PMOS开关276、示例第一阵列NMOS开关278、示例第二阵列PMOS开关280和示例第二阵列NMOS开关282。多路复用器206可基于由示例解码器284生成的示例选择信号(线221、223)的极性和/或由升压电路253生成的示例提升的控制信号(线219a)和示例补充的(complimented)提升的控制信号(线219b)进行操作。在操作中，控制器270传输示例控制信号(线213)，并且升压电路253基于选择信号(线221、223)的极性生成并传输示例提升的控制信号(线219a)和/或示例补充的提升的控制信号(线219b)到多路复用器206。此外，控制器270将示例解码信号(线231)传输到解码器284。结果，解码器284基于解码信号(线231)生成选择信号(线221、223)，以引起电流与提升的控制信号(线219a)和/或补充的提升的控制信号(线219b)结合来传导通过第一阵列PMOS开关276和第一阵列NMOS开关278，或者引起电流与提升的控制信号(线219a)和/或补充的提升的控制信号(线219b)结合来传导通过第二阵列PMOS开关280和第二阵列NMOS开关282。

例如，如果第一字线(线205)是逻辑低值，第二字线(线207)是逻辑高值，第一选择信号(线221)是逻辑高值，第二选择信号(线223)是逻辑低值，并且控制信号(线213)是逻辑高值，那么提升的控制信号(线219a)是逻辑低值，补充的提升的控制信号(线219b)的电压电平被提升，并且存储在第三OTP存储器单元214中的存储器位(如果有的话)将被感测和/或以其他方式读取。进一步在此种示例中，如果存储器位存储在第三OTP存储器单元214中，并且选择信号(线221、223)和/或控制信号(线213)指示感测和/或以其他方式读取存储在第三OTP存储器单元214中的存储器位，那么示例位电流(I_BIT)将传导通过第二阵列PMOS开关280和第二阵列NMOS开关282。

可替代地，在本文中公开的另一个示例中，如果第一字线(线205)是逻辑高值，第二字线(线207)是逻辑低值，第一选择信号(线221)是逻辑低值，第二选择信号(线223)是逻辑高值，并且控制信号(线213)是逻辑高值，那么提升的控制信号(线219a)的电压电平被提升，补充的提升的控制信号(线219b)是逻辑低值，并且存储在第二OTP存储器单元212中的存储器位(如果有的话)将被感测和/或以其他方式读取。进一步在此种示例中，如果存储器位存储在第二OTP存储器单元212中，并且选择信号(线221、223)和/或控制信号(线213)指示感测和/或以其他方式读取存储在第二OTP存储器单元212中的存储器位，则位电流(I_BIT)将传导通过第一阵列PMOS开关276和第一阵列NMOS开关278。在本文中公开的示例中，如果存储器位存储在第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214或第四OTP存储器单元216中的选定的一个中，则位电流(I_BIT)的幅度可以是0.5毫安、1.0毫安等。下面的表1示出了当读取第一OTP存储器阵列202的存储器单元时的示例电压值。

表1

下面的表2示出了当读取第二OTP存储器阵列204的存储器单元时的示例电压值。

表2

在图2所示的示例中，感测电路208可操作以感测和/或以其他方式读取存储在第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214或第四OTP存储器单元216中的选定的一个中的存储器位(如果有的话)。在图2的示例中，如果存储器位存储在第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214或第四OTP存储器单元216中的选定的一个中，并且此种对应存储器单元经由选择信号(线221、223)被选择为被感测和/或以其他方式读取，则位电流(I_BIT)传导通过多路复用器206。

在图2中，感测电路208的电流镜218耦合到多路复用器206(例如，第一开关220的第一漏极端子222耦合到多路复用器206)，以获得和/或以其他方式接收来自第一OTP存储器阵列202或第二OTP存储器阵列204的位电流(I_BIT)。在此种示例中，位电流(I_BIT)被镜像和/或以其他方式复制以传导通过第一开关220和第二开关228。此外，在图2中，电流镜218的第一开关220和第二开关228被选择以确保电流镜218的指定提升率。例如，可以选择具有第一操作特性(例如第一开关大小等)的第一开关220，并且可以选择具有第二操作特性(例如第二开关大小等)的第二开关228，以确保在复制时，传入的位电流(I_BIT)在传导通过第二开关228时被提升到更高的电流值。

在图2中，因为逻辑门236的输入端子286被初始化为逻辑低值，所以感测电路208的访问时间和周期时间取决于基准电流(I_REF)以拉高逻辑门236的输入端子286处的电压。在图2的拓扑结构中，当读取存储器位“0”时，基准电流(I_REF)和位电流(I_BIT)之间的差异会影响逻辑门236的输入端子286处的电压变化率。因为电流镜218被配置为使位电流(I_BIT)提升，所以可以利用较高的基准电流(I_REF)。由于较高的基准电流(I_REF)，所以逻辑门236的输入端子286处的电压变化率得到改进(例如，逻辑门236的输入端子286处的电压变化率增加)。因此，感测电路208的特性，诸如访问时间和周期时间得到改进。下面至少结合图4、图5和/或图6来解释改进的操作特性的描述。尽管在图2中，第一开关220和第二开关228形成了电流镜218，但可以利用任何合适数量的逻辑设备和/或逻辑电路系统来实施电流镜。例如，电流镜218可以利用双极结晶体管(BJT)电流镜、反馈辅助电流镜等实施。尽管图2的示例将第一开关220示出为耦合到多路复用器206的二极管连接开关，但可以使用任何合适的逻辑门、逻辑设备和/或电路来实施第一开关220。此外，在本文中公开的示例中，感测电路208可经由感测电路208的电流镜218的示例第一端子294耦合到多路复用器206。在本文中公开的示例中，第一开关220的第一漏极端子222、第一开关220的第一栅极端子224和第二开关228的第二栅极端子232耦合到第一端子294。此外，逻辑门236的输入端子286、基准开关246的第四漏极端子252和初始化开关238的第三漏极端子240耦合到电流镜218的示例第二端子296。

在图2所示的示例中，逻辑门236是反相门。在图2中，逻辑门236包括示例输入端子286和示例输出端子288。输入端子286耦合到第二漏极端子230、第三漏极端子240和第四漏极端子252。输出端子288处的电压值将是输入端子286处的电压值的反相。例如，如果输入端子286处的电压值是逻辑低，那么输出端子288处的电压值将是逻辑高。可替代地，在本文中公开的另一个示例中，如果输入端子286处的电压值是逻辑高，那么输出端子288处的电压值将是逻辑低。

在图2所示的示例中，初始化开关238耦合到逻辑门236、电流镜218和控制器270。初始化开关238是NMOS晶体管。在本文中公开的其他示例中，初始化开关238可以是任何合适的开关设备(例如，PMOS晶体管、双极结栅晶体管(BJT)等)。在图2中，控制器270生成和/或以其他方式提供示例启用信号(线215)以引起初始化开关238传导电流。在本文中公开的示例中，在感测和/或以其他方式读取存储在第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214或第四OTP存储器单元216中选定的一个中的存储器位(如果有的话)之前(例如，在生成控制信号(线213)之前)，控制器270向初始化开关238提供启用信号(线215)。因此，初始化开关238引起电流从逻辑门236的输入端子286传导至电流镜218的示例地轨290。因此，逻辑门236的输入端子286处的电压值被初始化为逻辑低值。因此，逻辑门236的输出端子288被初始化为逻辑高值。

在图2中，示例基准开关246耦合到电流镜218、逻辑门236的输入端子286、基准电流发生器272和示例电源轨292。在图2的示例中，基准开关246是PMOS晶体管。在本文中公开的其他示例中，基准开关246可以是任何合适的开关设备(例如，NMOS、BJT等)。在本文中公开的示例中，基准开关246被接通，因此引起逻辑门236的输入端子286处的电压与电源轨292处的电压相等或基本类似。基准开关246被配置为从电源轨292向逻辑门236的输入端子286传导示例基准电流(I_REF)。在本文中公开的示例中，电源轨292向基准开关246提供合适的电压(例如，1.5伏)。在本文中公开的示例中，基准开关246响应于由控制器270生成和/或以其他方式提供的示例基准信号(线217)而被启用。在图2所示的示例中，基准电流(I_REF)的幅度可以是3微安、5微安等，并且由于基准信号(线217)的电压而被设置和/或以其他方式引起。

在图2的所示示例中，升压电路253是对控制信号(线213)的电压电平施加提升的电路。例如，如果控制信号(线213)的电压电平为1.5V，则升压电路253向控制信号(线213)施加约500-900毫伏(mV)的电压提升。由此产生的控制信号(例如，提升的控制信号(线219a)和/或补充的提升的控制信号(线219b))的电压电平在2.0V和2.4V之间。

在操作中，感测电路208通过位电流(I_BIT)与基准电流(I_REF)的比较来感测和/或以其他方式读取存储在第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214或第四OTP存储器单元216中的选定的一个中的存储器位(如果有的话)。例如，如果存储器位存储在选定的存储器单元中以被感测和/或以其他方式读取，那么位电流(I_BIT)将为高(例如，7微安、50微安)。在此种情况下，因为位电流(I_BIT)远高于基准电流(I_REF)(例如，7微安或50微安的位电流(I_BIT)远高于2微安或5微安的基准电流(I_REF))，所以输入端子286处的电压将与地轨290的电压基本类似。例如，当位电流(I_BIT)大于基准电流(I_REF)时，逻辑门263的输入端子286处的电压将被拉到逻辑低值。结果，输入端子286处的电压将与地轨290处的电压和/或电流基本类似(例如，0伏或逻辑低)。因此，逻辑门236的输出端子288将是逻辑高，并因此指示存储器位存储在选定的存储器单元中。

在又一个示例中，如果存储器位没有存储在要被感测和/或以其他方式读取的选定存储器单元中，那么位电流(I_BIT)将是低(例如，1.0纳安、0.5纳安)。在此种情况下，因为基准电流(I_REF)远高于位电流(I_BIT)(例如，3微安或5微安的基准电流(I_REF)远高于1.0纳安或0.5纳安的位电流(I_BIT))，那么输入端子286处的电压将与电源轨292的电压(例如，逻辑高值)基本类似。因此，输入端子286处的电压将与电源轨292处的电压(例如，1.5伏或逻辑高)基本类似。因此，逻辑门236的输出端子288将是逻辑低，并因此指示存储器位没有存储在选定存储器单元中。

在图2所示的示例中，控制器270耦合到多路复用器206、第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214、第四OTP存储器单元216、初始化开关238、基准电流发生器272以及解码器284。在本文中公开的实施例中，控制器270被实施为单个控制器，其可操作以至少：在第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214和/或第四OTP存储器单元216中的任一个中加载存储器位，经由控制信号(线213)和解码信号(线231)选择第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214或第四OTP存储器单元216中的哪个来感测和/或以其他方式读取，经由启用信号(线215)初始化感测电路208，和/或经由基准信号(线217)生成和/或以其他方式引起生成基准电流。在图2的示例中，控制器270是包括存储器控制器的中央处理单元(CPU)。在本文中公开的其他示例中，任何数量的合适控制器可以被配置为执行控制器270的操作。

在图2中，控制器270可操作以基于第一字线(线205)或第二字线(线207)的逻辑值将存储器位加载到第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214和/或第四OTP存储器单元216中的任一个中。在此种示例中，用户可以指示某些程序和/或低级代码由控制器270转换成二进制数字数据并存储在第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214或第四OTP存储器单元216中的选定的一个中。控制器270可操作以生成和/或以其他方式向升压电路253提供控制信号(线213)，并向解码器284提供解码信号(线231)，以指示第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214或第四OTP存储器单元216中的哪个要被感测和/或以其他方式读取(例如，感测存储器位(如果有的话))。此外，控制器270可操作以生成和/或以其他方式向初始化开关238提供启用信号(线215)以引起初始化开关238导通，并因此将输入端子286初始化为逻辑低。此外，控制器270可操作以生成和/或以其他方式向基准电流发生器272提供基准信号(线217)以指示启用基准开关246，并因此引起基准电流(I_REF)的传导。下面结合图3进一步详细解释控制器270的进一步操作。

在图2中，示例基准电流发生器272耦合到基准开关246和控制器270。在本文中公开的示例中，基准电流发生器272在控制器270的外部实施。可替代地，在本文中公开的其他示例中，基准电流发生器272可以在控制器270的内部实施。基准电流发生器被配置为获得和/或以其他方式接收指示基准电流(I_REF)的期望幅度的基准信号(线217)。例如，基准信号(线217)可指示期望的基准电流(I_REF)为0.1微安，并因此基准电流发生器272被配置为生成示例栅极基准信号(线233)，其包括将引起基准开关246的漏极至源极电阻(R_DS)变化的指定电压。结果，由于电源轨292的固定电压，因此传导通过基准开关246的电流(例如，I_REF)将被相应地调整(例如，调整为0.1毫安)。

在本文中公开的一些示例中，感测电路208(例如，电流镜218、第一开关220、第二开关228、逻辑门236、初始化开关238和基准开关246)、基准电流发生器272和/或解码器284可以包括在控制器270中。

在图2所示的示例中，计算系统274耦合到逻辑门236的输出端子288。在本文中公开的示例中，计算系统274可以是被配置为接收被感测的和/或以其他方式读取的存储器位的指示的易失性存储器。在本文中公开的此类示例中，计算系统274可以从第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214和/或第四OTP存储器单元216中的任一个下载和/或以其他方式加载存储器位，以用于重新编程、使用和/或任何其他合适的应用。在本文中公开的其他示例中，计算系统274可以是处理器和/或合适的处理设备，其被构造成获得存储在第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214或第四OTP存储器单元216中的选定的一个中的存储器位。

图3是示出图2的示例控制器270的框图300。图3的控制器270包括示例信号分析器302、示例初始化器304、示例信号发生器306和示例感测接口308。在本文中公开的示例中，信号分析器302、初始化器304、信号发生器306和/或感测接口308中的任一个可以经由任何合适的方法将有线和/或无线通信传送到控制器270内部和/或控制器270外部的相应设备。

在图3所示的示例中，信号分析器302被配置为确定是否获得和/或以其他方式接收到感测和/或读取存储器位的指示。在图3中，信号分析器302基于指示感测和/或以其他方式读取存储器位的预初始化命令在控制器270中操作。例如，在控制器270的启动(boot-up)期间，信号分析器302可以响应预初始化命令，其指示感测和/或以其他方式读取存储在非易失性存储器(例如，第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214或第四OTP存储器单元216)中的存储器位。在本文中公开的其他示例中，信号分析器302可以被配置为基于与用户界面和/或任何合适的输入装置的通信来确定是否获得感测和/或读取存储器位的指示。响应于感测和/或读取存储器位的指示，信号分析器302分析该指示以确定第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214或第四OTP存储器单元216中的哪个将被访问以用于感测和/或读取。在本文中公开的示例中，信号分析器302可以是信号分析器控制器。

在图3所示的示例中，初始化器304被配置为确定图2的感测电路208是否被初始化。例如，初始化器304确定逻辑门236的输入端子286是否被初始化为逻辑低值。如果初始化器304确定图2的感测电路208没有被初始化，那么初始化器304生成图2的启用信号(线215)以供图2的初始化开关238使用。如果初始化器确定图2的感测电路208被初始化，那么初始化器304确保启用信号(线215)关闭和/或指示不使图2的初始化开关238导通。在本文中公开的示例中，初始化器304可以是初始化器控制器。

在图3所示的示例中，信号发生器306被配置为从信号分析器302获得指示和/或确定，以在与要读取的选定存储器单元的字线相关联的信号上生成对应的逻辑值。例如，信号发生器可以生成示例字线(例如，第一字线(线205)和第二字线(线207))以将存储器位分别存储在第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214和/或第四OTP存储器单元216中的任一个中。此外，信号发生器306可生成图2的示例基准信号(线217)以供图2的基准电流发生器272使用。在本文中公开的示例中，信号发生器306可以是信号发生器控制器。

在图3所示的示例中，感测接口308被配置为生成图2的示例控制信号(线213)以供图2的升压电路253使用。此外，感测接口308被配置为生成图2的示例解码信号(线231)以供图2的解码器284使用。在本文中公开的示例中，感测接口308被配置为生成控制信号(线213)和解码信号(线231)，以引起升压电路253生成提升的控制信号(线219a)和/或补充的提升的控制信号(线219b)。在本文中公开的示例中，感测接口308可以是感测接口控制器。

在本文中公开的一些示例中，初始化器304、信号发生器306和/或感测接口308可以被包括在存储器控制器中。可替代地，在本文中公开的其他示例中，控制器270可以包括图2的感测电路208(例如，电流镜218、第一开关220、第二开关228、逻辑门236、初始化开关238和基准开关246)、升压电路253、基准电流发生器272和/或解码器284。

图4是描绘在使用和不使用图2的感测电路208的情况下测量的示例周期时间的图解说明400。如本文中所用，周期时间表示OTP存储器阵列的一次访问和OTP存储器阵列的后续访问之间的时间。图4的图解说明400包括示例第一数据段(线402)和示例第二数据段(线404)。第一数据段(线402)表示当未利用图2的感测电路208时(例如，基于图1的感测电路108)，以时间(例如，纳秒)为单位测量的周期时间对字的趋势。第二数据段(线404)表示当利用图2的感测电路208时，以时间(例如，纳秒)为单位测量的周期时间对字的趋势。

如图4的图解说明400所示，在示例第一数据点406处，当访问1024个16位字时，周期时间是125纳秒。此外，在示例第二数据点408处，当访问1024个16位字时，周期时间是42纳秒。在图4中清楚地示出，当利用图2的感测电路208时，感测电路的周期时间得到改进(例如，当访问1024个16位字时，周期时间为42纳秒对125纳秒)。

图5是描绘在使用和不使用图2的感测电路208的情况下测量的示例访问时间的图解说明500。如本文中所用，访问时间表示读取和/或感测存储在OTP存储器阵列中的数据、指令和信息所花费的时间。图5的图解说明500包括示例第一数据段(线502)和示例第二数据段(线504)。第一数据段(线502)表示当未利用图2的感测电路208时(例如，基于图1的感测电路108)，以时间(例如，纳秒)为单位测量的访问时间对字的趋势。第二数据段(线504)表示当利用图2的感测电路208时，以时间(例如，纳秒)为单位测量的访问时间对字的趋势。

如图5的图解说明500所示，在示例第一数据点506处，当访问1024个16位字时，访问时间是58纳秒。此外，在示例第二数据点508处，当访问1024个16位字时，访问时间是38纳秒。在图4中清楚地示出，当利用图2的感测电路208时，感测电路的访问时间得到改进(例如，当访问1024个16位字时，访问时间是38纳秒对58纳秒)。

图6是描绘了在使用和不使用图2的感测电路208的情况下测量的示例面积的图解说明600。如本文中所用，面积表示对应感测电路的以平方毫米为单位测量的物理大小。图6的图解说明600包括示例第一数据段(线602)和示例第二数据段(线604)。第一数据段(线602)表示当不利用图2的感测电路208(例如，基于图1的感测电路108)时，针对变化的16位字级的面积趋势。第二数据段(线404)表示当利用图2的感测电路208时，针对变化的16位字级的面积趋势。

如图6的图解说明600所示，与图1的感测电路108的面积或物理大小相比，感测电路208的面积或物理大小没有明显增加。

图7是描绘在图2的感测电路208中发生的各种信号的信号曲线图700。图7的信号曲线图700包括示例初始化信号(线702)、示例输入信号(线704)、示例输出信号(线706)、示例基准电流信号(线708)和示例位电流信号(线710)。在图7中，初始化信号(线702)可以表示图2的启用信号(线215)，输入信号(线704)可以表示逻辑门236的输入端子286处的信号，输出信号(线706)可以表示逻辑门236的输出端子288处的信号，基准电流信号(线708)可以表示图2的基准电流(I_REF)，并且位电流信号(线710)可以表示图2的位电流(I_BIT)。在图7的信号曲线图700中，信号中的任一个的幅度可以是任何合适的值。

在示例第一时间间隔712和示例第二时间间隔714之间，初始化信号(线702)是逻辑高值，输入信号(线704)是逻辑低值，输出信号(线706)是逻辑高值，基准电流信号(线708)是零安培，并且位电流信号(线710)是零安培。在第二时间间隔714处，基准电流信号(线708)被生成，并且初始化信号(线702)是逻辑低(例如，关闭)。因此，在第二时间间隔714和示例第三时间间隔716之间，初始化信号(线702)是逻辑低值，输入信号(线704)是逻辑高值，输出信号(线706)是逻辑低值，基准电流信号(线708)是1毫安培，并且位电流信号(线710)是零安培

在第三时间间隔716处，存储器位被感测和/或以其他方式读取，因此，位电流成为1安培。因此，在第三时间间隔716处，初始化信号(线702)是逻辑低值，输入信号(线704)是逻辑低值，输出信号(线706)是逻辑高值，基准电流信号(线708)是1毫安培，并且位电流信号(线710)是1安培。

尽管在图2和图3中示出了实施图2的感测电路208和/或控制器270的示例方式，但是图2和图3中示出的元件、过程和/或设备中的一个或多个可以被组合、划分、重新布置、省略、消除和/或以任何其他方式实施。此外，示例第一开关220、示例第二开关228、示例逻辑门236、示例初始化开关238、示例基准开关246，和/或更一般地，图2的示例感测电路208、示例信号分析器302、示例初始化器304、示例信号发生器306、示例感测接口308，和/或更一般地，图2和图3的示例控制器270可以通过硬件、软件、固件和/或硬件、软件和/或固件的任何组合实施。因此，例如，示例第一开关220、示例第二开关228、示例逻辑门236、示例初始化开关238、示例基准开关246，和/或更一般地，图2的示例感测电路208、示例信号分析器302、示例初始化器304、示例信号发生器306、示例感测接口308，和/或更一般地，图2和图3的示例控制器270中的任一个可以通过一个或多个模拟或数字电路、逻辑电路、可编程处理器、可编程控制器、图形处理单元(GPU)、数字信号处理器(DSP)、专用集成电路(ASIC)、可编程逻辑设备(PLD)和/或现场可编程逻辑设备(FPLD)实施。当阅读本专利的装置或系统权利要求中的任一个以涵盖纯粹的软件和/或固件实施方式时，示例第一开关220、示例第二开关228、示例逻辑门236、示例初始化开关238、示例基准开关246，和/或更一般地，图2的示例感测电路208、示例信号分析器302、示例初始化器304、示例信号发生器306、示例感测接口308，和/或更一般地，图2和图3的示例控制器270中的至少一个在此明确定义为包括非暂时性计算机可读存储设备或存储盘，诸如存储器、数字多功能光盘(DVD)、紧凑光盘(CD)、蓝光光盘等，其包括软件和/或固件。此外，除了图2和图3所示的那些元件、过程和/或设备之外或代替那些元件、过程和/或设备，图2的示例感测电路208和/或图2和图3的示例控制器270可以包括一个或多个元件、过程和/或设备，和/或可以包括一个以上的任何或所有所示的元件、过程和设备。如本文中所用，短语“通信”，包括其变体，涵盖直接通信和/或通过一个或多个中间部件的间接通信，并且不需要直接的物理(例如，有线)通信和/或持续通信，而是另外包括在定期间隔、预定间隔、非定期间隔和/或一次性事件下的选择性通信。

代表用于实施图2的示例感测电路208和/或图2和图3的示例控制器270的示例硬件逻辑、机器可读指令、硬件实施的状态机和/或其任何组合的流程图在图8和图9中示出。此外，代表用于实施图10的示例系统1000和/或图13的系统1300的示例硬件逻辑、机器可读指令、硬件实施的状态机和/或其任何组合的流程图在图8和图9中示出。机器可读指令可以是一个或多个可执行程序或可执行程序的(多个)部分，其用于由计算机处理器执行，诸如下面结合图14讨论的示例处理器平台1400中所示的处理器1412。该程序可以体现在非暂时性计算机可读存储介质上存储的软件中，该介质诸如CD-ROM、软盘、硬盘驱动器、DVD、蓝光光盘或与处理器1412相关联的存储器，但整个程序和/或其部分可以可替代地由处理器1412以外的设备执行和/或体现在固件或专用硬件中。此外，尽管参考图8和图9所示的流程图描述了示例程序，但可以可替代地使用实施图2的示例感测电路208、图2和图3的示例控制器270、图10的系统1000和/或图13的系统1300的许多其他方法。例如，各框的执行顺序可以改变，和/或所描述的框中的一些可以改变、取消或组合。此外或可替代地，任何或所有的框可以由一个或多个硬件电路(例如，分立和/或集成的模拟和/或数字电路系统、FPGA、ASIC、比较器、运算放大器(运放)、逻辑电路等)实施，该硬件电路被构造为在不执行软件或固件的情况下执行对应操作。

本文中描述的机器可读指令可以以压缩格式、加密格式、碎片格式、打包格式等中的一种或多种存储。如本文中描述的机器可读指令可以存储为数据(例如，指令的部分、代码、代码的表示等)，可以利用该数据来创建、制造和/或产生机器可执行指令。例如，机器可读指令可被碎片化并存储在一个或多个存储设备和/或计算设备(例如，服务器)上。机器可读指令可能需要安装、修改、适配、更新、组合、补充、配置、解密、解压、解包、分发、重新分配等中的一种或多种，以便使其可被计算设备和/或其他机器直接读取和/或执行。例如，机器可读指令可以存储在多个部分中，这些部分被单独压缩、加密并存储在分开的计算设备上，其中这些部分在解密、解压和组合时形成一组可执行指令，其实施诸如本文中描述的程序。在另一个示例中，机器可读指令可以存储为其可被计算机读取的状态，但需要添加库(例如，动态链接库(DLL))、软件开发套件(SDK)、应用程序编程接口(API)等，以便在特定计算设备或其他设备上执行指令。在另一个示例中，在机器可读指令和/或(多个)对应程序可以全部或部分执行之前，机器可读指令可能需要被配置(例如，存储的设置、数据输入、记录的网络地址等)。因此，所公开的机器可读指令和/或(多个)对应程序旨在涵盖此类机器可读指令和/或(多个)程序，而不考虑机器可读指令和/或(多个)程序在存储或以其他方式静止或传送时的特定格式或状态。

本文中描述的机器可读指令可以通过任何过去、现在或未来的指令语言、脚本语言、编程语言等表示。例如，机器可读指令可以使用以下语言中的任一种表示：C、C++、Java、C#、Perl、Python、JavaScript、超文本标记语言(HTML)、结构化查询语言(SQL)、Swift等。

如上所述，图8和图9的示例过程可以使用存储在非暂时性计算机和/或机器可读介质上的可执行指令(例如，计算机和/或机器可读指令)来实施，该介质诸如硬盘驱动器、闪存、只读存储器、紧凑光盘、数字多功能光盘、高速缓存、随机访问存储器和/或任何其他存储设备或存储盘，其中信息被存储达任何持续时间(例如，延长的时间段、永久、短暂、暂时缓冲和/或高速缓存信息)。如本文中所用，术语非暂时性计算机可读介质被明确定义为包括任何类型的计算机可读存储设备和/或存储盘，并排除传播信号和排除传输介质。

“包括(including)”和“包括(comprising)”(以及其所有形式和时态)在本文中用作开放式术语。因此，每当权利要求采用任何形式的“包括(include)”或“包括(comprise)”(例如，包括(comprises)、包括(includes)、包括(comprising)、包括(including)、具有等)作为序言或在任何种类的权利要求叙述内，应理解额外的要素、术语等可以存在而不落在对应的权利要求或叙述的范围之外。如本文中所用，当短语“至少”在例如权利要求的序言中用作过渡术语时，它是开放式的，其方式与术语“包括(comprising)”和“包括(including)”是开放式的一样。术语“和/或”在例如以形式诸如A、B和/或C使用时，是指A、B、C的任何组合或子集，诸如(1)仅A，(2)仅B，(3)仅C，(4)A与B，(5)A与C，(6)B与C，以及(7)A与B及与C。如本文中在描述结构、部件、项目、物体和/或事物的上下文中所用，短语“A和B中的至少一个”意指包括以下中的任一个的实施方式：(1)至少一个A，(2)至少一个B，以及(3)至少一个A和至少一个B。类似地，如本文中在描述结构、部件、项目、物体和/或事物的上下文中所用，短语“A或B中的至少一个”意指包括以下中的任一个的实施方式：(1)至少一个A，(2)至少一个B，以及(3)至少一个A和至少一个B。如本文中在描述过程、指令、动作、活动和/或步骤的执行或实行的上下文中所用，短语“A和B中的至少一个”意指包括以下中的任一个的实施方式：(1)至少一个A，(2)至少一个B，以及(3)至少一个A和至少一个B。类似地，如本文中在描述过程、指令、动作、活动和/或步骤的执行或实行的上下文中所用，短语“A或B中的至少一个”意指包括以下中的任一个的实施方式：(1)至少一个A，(2)至少一个B，以及(3)至少一个A和至少一个B。

如本文中所用，单数引用(例如，“一个”、“一件”、“第一”、“第二”等)并不排除多个。如本文中所用的术语“一个”或“一件”实体，是指该实体的一个或多个。术语“一个”(或“一件”)、“一个或多个”和“至少一个”在本文中可以互换使用。此外，尽管单独列出，但多个装置、元件或方法动作可由例如单个单元或处理器实施。此外，尽管单独特征可被包括在不同的示例或权利要求中，但这些可能被组合，而且被包括在不同的示例或权利要求中并不意味着特征的组合不是可行的和/或不是有利的。

图8是代表过程800的流程图，该过程可使用可被执行以实施图2的控制器270的逻辑或机器可读指令实施。在图8所示的示例中，图3的信号分析器302确定是否获得和/或以其他方式接收到感测和/或读取存储器位的指示(框802)。如果框802的控制返回否(例如，如果没有获得或接收到感测和/或读取存储器位的指示)，那么控制进行到框802并等待。可替代地，如果框802的控制返回是(例如，如果由信号分析器302获得或接收到感测和/或读取存储器位的指示)，那么信号分析器302基于接收到的指示确定哪些存储器单元(例如，第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214和/或第四OTP存储器单元216)将被访问(框804)。

响应于执行框804的控制，初始化器304确定图2的感测电路208是否被初始化(框806)。如果框806的控制返回否，则初始化器304生成启用信号(例如，启用信号(线215))以使得初始化开关238导通(框808)。此外，响应于执行框808的控制，控制回到806，其中初始化器304确定图2的感测电路208是否被初始化。

可替代地，如果框806的控制返回是，那么初始化器304生成信号(例如，启用信号(线215))以停止初始化开关238的导通(框810)。在另一个示例中，初始化器304可以不生成信号(例如，启用信号(线215))以停止初始化开关238的导通，并且可替代地，停止框808的先前生成的启用信号的生成。

响应于执行框810的控制，感测接口308生成用于升压电路253的启用信号(例如，控制信号(线213))和用于解码器284的解码信号(线231)(框812)。作为响应，图2和图3的控制器270确定是否继续操作(框814)。如果框814的控制返回是(例如，控制器270确定继续操作)，那么控制返回到框802。可替代地，如果框814的控制返回否(例如，控制器270确定不继续操作)，那么过程停止。

图9是代表过程900的流程图，该过程可以使用可以执行以实施图2的感测电路208的逻辑或机器可读指令实施。在图9中，感测电路208将逻辑门236的输出端子288初始化为第一逻辑高值(框902)。作为响应，图2的电流镜218获得(例如，传导)位电流(I_BIT)(框904)。此外，电流镜218复制了位电流(I_BIT)(框906)。此外，电流镜218使位电流(I_BIT)提升(框908)。此外，基准开关246获得(例如，传导)基准电流(I_REF)(框910)。作为响应，逻辑门236确定位电流(I_BIT)(例如，复制的位电流(I_BIT))是否大于基准电流(I_REF)(框912)。

响应于框912的控制返回是(例如，位电流(I_BIT)大于基准电流(I_REF))，那么逻辑门236指示存储了存储器位(框914)。此外，逻辑门236在输出端子288处生成第二逻辑高值(框916)。

可替代地，响应于框912的控制返回否(例如，位电流(I_BIT)小于或等于基准电流(I_REF))，那么逻辑门236指示存储器位未存储(框918)。此外，逻辑门236在输出端子288处生成逻辑低值(框920)。响应于执行框916或920所示的控制，本文中公开的一些示例包括将逻辑值传输到计算系统(例如，图2的计算系统274)。响应于执行框916或920的控制，感测电路208确定是否继续操作(框922)。如果感测电路208确定继续操作(例如，框922的执行返回是)，那么控制返回到框902。可替代地，响应于感测电路208确定不继续操作(例如，框922的执行返回否)，那么过程停止。

图10示出了图2的示意图200，其包括额外的逻辑电路系统。图10的示例系统1000进一步包括示例第一晶体管1002和示例第二晶体管1004。第一晶体管1002是PMOS晶体管。第二晶体管1004是NMOS晶体管。在操作中，第一晶体管1002和第二晶体管1004从控制器270获得示例上电信号(线1001)。第一晶体管1002和/或第二晶体管1004使感测电路208的控制得到改进。例如，当不期望进行读取操作时，上电信号(线1001)成为逻辑低，并因此引起第二晶体管1004不导通。在该示例中，因为通向示例地轨290的路径是断开的，所以节省了电力。在本文中公开的其他示例中，可以利用任何合适数量的逻辑电路和/或设备来改进感测电路208的控制，以节省电力、改进性能等。尽管图2示出了从控制器270获得的示例上电信号(线1001)，但是此种示例上电信号(线1001)可以从系统1000的内部或外部的任何合适的设备获得。

图11是描绘当读取逻辑低值时发生在图10的系统1000中的各种电压信号的信号曲线图1100。信号曲线图1100包括示例时钟信号(线1102)、示例上电信号(线1104)、示例第一电压信号(线1106)、示例第二电压信号(线1108)和示例第三电压信号(线1110)。时钟信号(线1102)可以是图2和/或图10的示例解码信号(线231)，上电信号(线1104)可以是图10的示例上电信号(线1001)，示例第一电压信号(线1106)可以对应于图2和/或图10的感测电路208的电流镜218的第一端子294(例如，第一开关220的第一漏极端子222)处的电压，示例第二电压信号(线1108)可以对应于图2和/或图10的逻辑门236的输入端子286处的电压，并且示例第三电压信号(线1110)可以对应于图2和/或图10的逻辑门236的输出端子288处的电压。

在示例第一时间1112处，时钟信号(线1102)成为逻辑高。在稍微延迟之后，上电信号(线1104)成为逻辑高，由此引起第一电压信号(线1106)减小。然而，在第一时间1112和示例第二时间1114之间，第二电压信号(线1108)开始增大。例如，当读取逻辑低值时，基准电流(I_REF)大于位电流(I_BIT)，并因此第二电压信号(线1108)增大到等效于或基本类似于示例电源轨292(图2和/或图10)的电压。结果，第三电压信号(线1110)减小。

图12是描绘当读取逻辑高值时在图10的系统1000中发生的各种电压信号的信号曲线图1200。信号曲线图1200包括示例时钟信号(线1202)、示例上电信号(1204线)、示例第一电压信号(线1206)、示例第二电压信号(1208线)和示例第三电压信号(线1210)。时钟信号(线1202)可以是图2和/或图10的示例解码信号(线231)，上电信号(线1204)可以是图10的示例上电信号(线1001)，示例第一电压信号(线1206)可以对应于图2和/或图10的第一开关220的第一漏极端子222处的电压，示例第二电压信号(线1128)可以对应于图2和/或图10的逻辑门236的输入端子286处的电压，并且示例第三电压信号(线1210)可以对应于图2和/或图10的逻辑门236的输出端子288处的电压。

在示例第一时间1212处，时钟信号(线1202)成为逻辑高。在稍微延迟之后，上电信号(线1204)成为逻辑高，由此引起第一电压信号(线1206)减小。然而，在第一时间1212和示例第二时间1214之间，第二电压信号(线1208)保持基本恒定。例如，当读取逻辑高值时，基准电流(I_REF)不大于位电流(I_BIT)，并因此第二电压信号(线1108)是等效于或基本类似于示例地轨290(图2和/或图10)的电压。结果，第三电压信号(线1110)保持为逻辑高。

图13示出了图2的示意图200的另一个示例实施方式，其包括额外的逻辑电路系统。图13的系统1300包括示例电流镜218(图2和/或图10)，其包括示例第一开关220(图2和/或图10)和示例第二开关228(图2和/或图10)、示例逻辑门236(图2和/或图10)、示例初始化开关238(图2和/或图10)以及示例基准开关246(图2和/或图10)。此外，图13的系统1300进一步包括示例第一开关1302、示例第二开关1304、示例第三开关1306、示例第四开关1308、示例第五开关1310和示例第六开关1312。

系统1300在操作中执行与图2和/或图10的感测电路208基本类似的功能。然而，第一开关1302和第六开关1312可以被实施以改进可制造性。例如，第一开关1302和/或第六开关1312可分别耦合到第一开关220和/或第二开关228，以减少制造期间的失配变化。然而，第一开关1302、第二开关1304、第三开关1306、第四开关1308、第五开关1310和/或第六开关1312可由各自的控制信号控制，以改进控制系统1300的能力。例如，第一开关1302、第二开关1304、第三开关1306、第四开关1308、第五开关1310和/或第六开关1312可以被启用以启用电流的传导，或停用电流的传导以节省电力。进一步在此种示例中，第四开关1308和/或第五开关1310可以被停用，以利于阻断基准电流生成。在本文中公开的其他示例中，可以利用任何数量的逻辑设备和/或逻辑电路以控制操作并节省系统1300中的电力。

图14是被构造为执行图8和图9的指令以实施图2的感测电路208、图2和/或图3的控制器270、图10的系统1000和/或图13的系统1300的示例处理平台的框图。处理器平台1400可以是例如服务器、个人计算机、工作站、自学机器(例如，神经网络)、移动装置(例如，手机、智能电话、平板计算机诸如iPad^TM)、个人数字助理(PDA)、互联网电器、DVD播放器、CD播放器、数字录像机、蓝光播放器、游戏机、个人录像机、机顶盒、耳机或其他可佩戴设备，或任何其他类型的计算设备。

所示示例的处理器平台1400包括处理器1412。所示示例的处理器1412是硬件。例如，处理器1412可以由一个或多个集成电路、逻辑电路、微处理器、GPU、DSP或来自任何所期望系列或制造商的控制器实施。硬件处理器可以是基于半导体(例如，基于硅)的设备。在该示例中，处理器实施了示例第一开关220、示例第二开关228、示例逻辑门236、示例初始化开关238、示例基准开关246，和/或更一般地，图2的示例感测电路208、示例信号分析器302、示例初始化器304、示例信号发生器306、示例感测接口308，和/或更一般地，图2和/或图3的示例控制器270、示例第一开关220、示例第二开关228、示例逻辑门236、示例初始化开关238、示例基准开关246、示例第一晶体管1002、示例第二晶体管1004，和/或更一般地，图10的示例系统1000、示例电流镜218、示例逻辑门236、示例初始化开关238、示例基准开关246、示例第一开关1302、示例第二开关1304、示例第三开关1306、示例第四开关1308、示例第五开关1310、示例第六开关1312，和/或更一般地，图13的示例系统1300。

所示示例的处理器1412包括本地存储器1413(例如，高速缓存)。所示示例的处理器1412经由总线1418与包括易失性存储器1414和非易失性存储器1416的主存储器通信。易失性存储器1414可以由同步动态随机访问存储器(SDRAM)、动态随机访问存储器(DRAM)、动态随机访问存储器和/或任何其他类型的随机访问存储器设备实施。非易失性存储器1416可以由闪存和/或任何其他所期望类型的存储器设备实施。对主存储器1414、1416的访问由存储器控制器控制。

所示示例的处理器平台1400还包括接口电路1420。接口电路1420可以由任何类型的接口标准实施，诸如以太网接口、通用串行总线(USB)、 接口、近场通信(NFC)接口和/或PCI express接口。

在所示示例中，一个或多个输入设备1422连接到接口电路1420。(一个或多个)输入设备1422允许用户将数据和/或命令输入到处理器1412。(一个或多个)输入设备可以由例如音频传感器、麦克风、相机(静态或视频)、键盘、按钮、鼠标、触摸屏、轨迹板、轨迹球、等值点(isopoint)和/或语音识别系统实施。

一个或多个输出设备1424也连接到所示示例的接口电路1420。输出设备1424可以例如由显示设备(例如，发光二极管(LED)、有机发光二极管(OLED)、液晶显示器(LCD)、阴极射线管显示器(CRT)、原位开关(IPS)显示器、触摸屏等)、触觉输出设备、打印机和/或扬声器实施。因此，所示示例的接口电路1420通常包括图形驱动卡、图形驱动芯片和/或图形驱动处理器。

所示示例的接口电路1420还包括通信设备，诸如发射器、接收器、收发器、调制解调器、住宅网关、无线接入点和/或网络接口，以促进经由网络1426与外部机器(例如，任何种类的计算设备)的数据交换。该通信可以经由例如以太网连接、数字订户线(DSL)连接、电话线连接、同轴电缆系统、卫星系统、现场线(line-of-site)无线系统、蜂窝电话系统等。

所示示例的处理器平台1400还包括用于存储软件和/或数据的一个或多个大容量存储设备1428。此类大容量存储设备1428的示例包括软盘驱动器、硬盘驱动器、紧凑光盘驱动器、蓝光光盘驱动器、独立磁盘冗余阵列(RAID)系统和数字多功能光盘(DVD)驱动器。

图8和图9的机器可执行指令1432可以存储在大容量存储设备1428中、易失性存储器1414中、非易失性存储器1416中和/或可移除的非暂时性计算机可读存储介质如CD或DVD上。

从上述内容应当理解，已公开了示例方法、装置和制品，其改进了感测和/或以其他方式读取存储在存储器中的位时的效率。在本文中公开的示例中，当感测和/或以其他方式读取存储在OTP存储器中的位时，访问时间和周期时间得到改进。因此，在本文中公开的一些示例中，当感测和/或以其他方式读取存储在OTP存储器中的位时，改进的访问时间和周期时间允许OTP存储器的高效操作，而不管是否利用了影子易失性存储器。所公开的方法、装置和制品通过复制位电流并与基准电流相比较来感测OTP存储器中的存储器位，从而改进了使用计算设备的效率。此外，感测电路被初始化为读取逻辑高值。通过使用电流镜复制位电流，OTP存储器的感测时间(例如，访问时间和/或周期时间)得到改进。所公开的方法、装置和制品相应地针对计算机运作中的一个或多个改进。

本文中公开了当读取一次性可编程存储器时改进性能的示例方法、装置、系统和制品。进一步的示例及其组合包括以下内容：

示例1包括一种装置，该装置包括：电流镜，其包括第一端子和第二端子，该第一端子被配置为耦合到存储器；逻辑门，其包括耦合到电流镜的第二端子的输入端子；第一晶体管，其包括第一电流端子和第二电流端子，第一晶体管的第一电流端子耦合到逻辑门的输入端子，第一晶体管的第二电流端子耦合到地轨；以及第二晶体管，其包括第一电流端子和第二电流端子，第二晶体管的第一电流端子被配置为耦合到电源轨，第二晶体管的第二电流端子耦合到逻辑门的输入端子。

示例2包括示例1的装置，其中电流镜包括：第三晶体管，其包括第一电流端子、第二电流端子和栅极端子，第三晶体管的第一电流端子耦合到电流镜的第一端子；以及第四晶体管，其包括第一电流端子、第二电流端子和栅极端子，第四晶体管的第二电流端子耦合到电流镜的第二端子，并且第四晶体管的栅极端子耦合到第三晶体管的栅极端子。

示例3包括示例2的装置，其中第三晶体管的第一电流端子耦合到第三晶体管的栅极端子。

示例4包括示例1的装置，其中电流镜被配置为使从存储器获得的位电流提升。

示例5包括示例1的装置，其中逻辑门进一步包括被配置为耦合到计算系统的输出端子。

示例6包括示例1的装置，其中第一晶体管进一步包括被配置为耦合到控制器的栅极端子。

示例7包括示例1的装置，其中第二晶体管进一步包括被配置为耦合到控制器的栅极端子。

示例8包括示例1的装置，其中逻辑门被配置为比较传导通过电流镜的第一电流和传导通过第二晶体管的第二电流。

示例9包括示例8的装置，其中第一电流是从存储器获得的位电流，并且其中第二电流是基准电流。

示例10包括示例1的装置，其中第一晶体管被配置为将逻辑门的输入端子初始化为逻辑低值。

示例11包括示例1的装置，其中存储器被额定为第一电压，并且其中电流镜、第一晶体管、第二晶体管和逻辑门被额定为第二电压。

示例12包括示例11的装置，其中第一电压大于第二电压。

示例13包括示例1的装置，其中存储器是一次性可编程(OTP)存储器。

示例14包括一种感测存储器的方法，该方法包括将感测电路的输出初始化为第一逻辑高值，从存储器获得对应于存储在存储器中的存储器位的第一电流，复制第一电流，确定复制的第一电流是否大于第二电流，以及响应于确定复制的第一电流大于第二电流，在感测电路的输出处生成第二逻辑高值。

示例15包括示例14的方法，其中第二电流是基准电流。

示例16包括示例14的方法，其中通过将逻辑门的输入初始化为逻辑低值，感测电路的输出被初始化为第一逻辑高值。

示例17包括示例14的方法，进一步包括响应于确定复制的第一电流小于第二电流，在感测电路的输出处生成逻辑低值。

示例18包括示例14的方法，其中存储器是一次性可编程(OTP)存储器。

示例19包括示例14的方法，其中第一电流是使用电流镜复制的。

示例20包括示例14的方法，进一步包括将感测电路的输出处的第二逻辑高值传输到计算系统。

尽管本文中已公开了某些示例方法、装置和制品，但本专利的覆盖范围不限于此。相反，本专利覆盖完全落入本专利的权利要求的范围内的所有方法、装置和制品。