一种基于fpga平台的dma图像缓存系统
阅读说明：本技术 一种基于fpga平台的dma图像缓存系统 (DMA image caching system based on FPGA platform ) 是由 周亮 于 2021-09-10 设计创作，主要内容包括：本发明提供一种基于FPGA平台的DMA图像缓存系统,该系统是将输入的图像源数据基于FPGA平台经DMA传输协议实时存储至SDRAM中。本发明提供了一种新型的图像缓存系统,通过图像传输控制和DMA总线控制,可将图像数据实时缓存至NIOSII系统内存,不需要额外增加图像存储芯片；在保证图像存储的准确性和实时性的前提下,减少了嵌入式系统控制复杂度；该系统所涉及到的硬件易获取,安装连接方式简易,适于推广使用。(The invention provides a DMA image caching system based on an FPGA platform, which stores input image source data into SDRAM in real time through a DMA transmission protocol based on the FPGA platform. The invention provides a novel image caching system, which can cache image data to an internal memory of an NIOSII system in real time through image transmission control and DMA (direct memory access) bus control without additionally adding an image storage chip; on the premise of ensuring the accuracy and real-time property of image storage, the control complexity of an embedded system is reduced; the hardware related to the system is easy to obtain, the installation and connection mode is simple and easy, and the system is suitable for popularization and use.)
技术领域
本发明属于数据存储技术领域，具体涉及一种基于FPGA平台的DMA图像缓存系统。
背景技术
一个完整的基于FPGA的嵌入式最小系统如图2所示，包括FPGA、SDRAM、flash、时钟和功能外设五个模块，其中FPGA中内嵌的NIOSII处理器为控制单元，SDRAM负责程序的运行，flash存储程序和数据，时钟模块提供整个系统的运行时钟，功能外设为嵌入式系统所要控制的各项功能模块，包括显示屏、步进电机、按键、各种类型的传感器等。当功能外设中包含图像传感器的时候，NIOSII需要准确地获取实时图像数据，类似应用场合的方案一般为：如图3所示，增加一片存储芯片(SDRAM或者SRAM)来缓存实时图像数据，NIOSII处理器再从存储芯片中读取图像数据，增加了芯片成本和NIOSII的控制资源。
因此，针对以上问题研制出一种能够在保证图像存储的准确性和实时性的前提下，尽可能减少了控制复杂度的嵌入式系统是本领域技术人员所急需解决的难题。
发明内容
为解决上述问题，本发明公开了一种基于FPGA平台的DMA图像缓存系统。
为了达到上述目的，本发明提供如下技术方案：
一种基于FPGA平台的DMA图像缓存系统，该系统是将输入的图像源数据基于FPGA平台经DMA传输协议实时存储至SDRAM中。
进一步地，该系统包括图像源输入模块、图像数据传输控制模块以及DMA传输模块；图像源输入模块用于图像源的输入；图像数据传输控制模块包括预处理模块与数据传输控制模块；预处理模块用于将由图像源输入模块所输入的图像源数据进行拼接，并将拼接后的图像源数据数据缓存至FPGA片上的双口RAM；数据传输控制模块用于将经过预处理模块处理后的图像源数据经DMA传输至SDRAM中；DMA传输模块用于将SDRAM读取的图像源数据挂至DMA总线上，并传输至SDRAM中。
进一步地，SDRAM为NIOSII系统内存。
进一步地，图像源输入模块所输入的图像源为48M时钟下的8位图像数据，帧率为30fps。
进一步地，预处理模块将由图像源输入模块所输入的8位图像源数据拼接为16为图像源数据，并且将拼接后的16位图像源数据数据分奇偶行缓存至FPGA片上的双口RAM。
进一步地，数据传输控制模块的传输控制流程如下：
NIOSII发出DMA传输起始信号，当检测到帧起始信号时，开始DMA传输；
检测到一行数据完整缓存至FPGA双口RAM后，NIOSII处理器开始从双口RAM中读取数据至DMA总线；
采用乒乓操作的方式，向奇数行双口RAM写入奇数行图像数据时，NIOSII处理器从偶数行双口RAM中读取数据，向偶数行双口RAM写入偶数行图像数据时，NIOSII处理器从奇数行双口RAM中读取数据；
以此类推，直到传输完一帧数据。
进一步地，DMA传输模块的传输流程如下：
通过NIOSII处理器将DMA总线的核心参数初始化，初始化完成后，发出数据传输起始信号，并开始传输图像数据，传输至DMA总线后，经初始化完成的DMA控制器将数据从源地址传输至目标地址。
进一步地，DMA总线的核心参数包括数据写入端地址、数据读出端地址、传输数据位宽以及传输数据长度；数据写入端地址为图像数据传输控制模块；数据读出端地址为NIOSII系统内存中开辟的数组；传输数据位宽为16位，即图像数据传输控制模块输出的数据位宽；传输数据长度为一行图像数据，即640*16bit。
本发明与现有技术相比，具有如下有益效果：
1、提供了一种新型的图像缓存系统，通过图像传输控制和DMA总线控制，可将图像数据实时缓存至NIOSII系统内存，不需要额外增加图像存储芯片；
2、在保证图像存储的准确性和实时性的前提下，减少了嵌入式系统控制复杂度；
3、该系统所涉及到的硬件易获取，安装连接方式简易，适于推广使用。
附图说明
图1、本发明的系统框图；
图2、完整的基于FPGA的嵌入式最小系统的系统框图；
图3、传统输入图像缓存方式的示意图；
图4、本发明中图像源输入模块所输入图像的格式图；
图5、本发明中预处理模块的图像源数据拼接示意图；
图6、本发明中数据传输控制模块的传输控制流程；
图7、本发明中DMA传输模块的传输流程示意图。
具体实施方式
以下将结合具体实施例对本发明提供的技术方案进行详细说明，应理解下述具体实施方式仅用于说明本发明而不用于限制本发明的范围。
本发明为一种基于FPGA平台的DMA图像缓存系统，该系统是将输入的图像源数据基于FPGA平台经DMA传输协议实时存储至SDRAM中。
如图1所示为本发明的系统框图，本发明涉及到的该系统包括图像源输入模块、图像数据传输控制模块以及DMA传输模块。
其中的图像源输入模块用于图像源的输入；图像数据传输控制模块包括预处理模块与数据传输控制模块；预处理模块用于将由图像源输入模块所输入的图像源数据进行拼接，并将拼接后的图像源数据数据缓存至FPGA片上的双口RAM；数据传输控制模块用于将经过预处理模块处理后的图像源数据经DMA传输至SDRAM中；DMA传输模块用于将SDRAM读取的图像源数据挂至DMA总线上，并传输至SDRAM中，其中的SDRAM为NIOSII系统内存。
图像源输入模块所输入的图像源为48M时钟下的8位图像数据，帧率为30fps，具体如图4所示，VSYNC为帧同步信号，每帧图像出现一次，HREF为行信号，本发明中的图像传感器输出图像尺寸为1280*800，即每帧图像有800个HREF行信号，每一行有1280组数据。
如图5所示，预处理模块将由图像源输入模块所输入的8位图像源数据拼接为16为图像源数据，并且将拼接后的16位图像源数据数据分奇偶行缓存至FPGA片上的双口RAM。
如图6所示，数据传输控制模块的传输控制流程如下：
NIOSII发出DMA传输起始信号，当检测到帧起始信号时，开始DMA传输；
检测到一行数据完整缓存至FPGA双口RAM后，NIOSII处理器开始从双口RAM中读取数据至DMA总线；
采用乒乓操作的方式，向奇数行双口RAM写入奇数行图像数据时，NIOSII处理器从偶数行双口RAM中读取数据，向偶数行双口RAM写入偶数行图像数据时，NIOSII处理器从奇数行双口RAM中读取数据；
以此类推，直到传输完一帧数据。
如图7所示，DMA传输模块的传输流程如下：
通过NIOSII处理器将DMA总线的核心参数初始化，初始化完成后，发出数据传输起始信号，并开始传输图像数据，传输至DMA总线后，经初始化完成的DMA控制器将数据从源地址传输至目标地址。
进一步地，DMA总线的核心参数包括数据写入端地址、数据读出端地址、传输数据位宽以及传输数据长度；数据写入端地址为图像数据传输控制模块；数据读出端地址为NIOSII系统内存中开辟的数组；传输数据位宽为16位，即图像数据传输控制模块输出的数据位宽；传输数据长度为一行图像数据，即640*16bit。
最后需要说明的是，以上实施例仅用以说明本发明的技术方案而非限制性技术方案，本领域的普通技术人员应当理解，那些对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，均应涵盖在本发明的权利要求范围当中。
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