具体实施方式

描述了具有带有高磷掺杂物浓度的源极或漏极结构的集成电路结构以及制造带有高磷掺杂物浓度的源极或漏极结构的方法。在下面的描述中，阐述了诸如具体集成和材料体系的许多具体细节，以便提供对本公开的实施例的透彻理解。对于本领域技术人员来说将会显而易见的是，可以在没有这些具体细节的情况下实施本公开的实施例。在其他实例中，没有详细描述诸如集成电路设计布局的公知特征，以便于不会不必要地模糊本公开的实施例。此外，要意识到，附图中示出的各种实施例是说明性的代表并且不必按比例绘制附图中示出的各种实施例。

下面详细的描述本质上仅是说明性的并且不是用来限制本主题的实施例或者这样的实施例的应用和使用的。如本文中所使用的那样，词“示范性的”指“用作示例、实例或说明”。本文中作为示范描述的任何实现不必被解释为比其他实现更优选或有利。此外，没有要被前述的

技术领域

背景技术

发明内容

具体实施方式

描述了具有带有高磷掺杂物浓度的源极或漏极结构的集成电路结构以及制造带有高磷掺杂物浓度的源极或漏极结构的方法。在下面的描述中，阐述了诸如具体集成和材料体系的许多具体细节，以便提供对本公开的实施例的透彻理解。对于本领域技术人员来说将会显而易见的是，可以在没有这些具体细节的情况下实施本公开的实施例。在其他实例中，没有详细描述诸如集成电路设计布局的公知特征，以便于不会不必要地模糊本公开的实施例。此外，要意识到，附图中示出的各种实施例是说明性的代表并且不必按比例绘制附图中示出的各种实施例。

下面详细的描述本质上仅是说明性的并且不是用来限制本主题的实施例或者这样的实施例的应用和使用的。如本文中所使用的那样，词“示范性的”指“用作示例、实例或说明”。本文中作为示范描述的任何实现不必被解释为比其他实现更优选或有利。此外，没有要被前述的技术领域、背景技术、发明内容或下面的具体实施方式中呈现的任何明示或暗示的理论约束的意图。

本说明书包括对“一个实施例”或“实施例”的引用。短语“在一个实施例中”或“在实施例中”的出现不一定指相同的实施例。可以以与本公开一致的任何合适的方式来组合特定的特征、结构或特性。

术语。下面的段落提供了本公开（包括所附的权利要求）中发现的术语的定义或上下文：

“包括”。这个术语是开放式的。如所附的权利要求中所使用的那样，这个术语不排除附加的结构或操作。

“被配置成”。各种单元或部件可以被描述或要求为“被配置成”执行一个或多个任务。在这样的上下文中，“被配置成”被使用来通过指示单元或部件包括在操作期间执行那些一个或多个任务的结构来暗示结构。像这样，即使当指定的单元或部件不是当前操作的（例如不是开着的或活动的）时，单元或部件可以被说成是被配置成执行任务。记载了单元或电路或部件被“配置成”执行一个或多个任务明确地不是用来为该单元或部件调用美国法典第35编第112节第六款（35 U.S.C. §112, sixth paragraph）的。

“第一”、“第二”等。如本文中所使用的那样，这些术语被用作名词前面的标签并且不暗示任何类型的排序（例如空间、时间、逻辑等）。

“耦合的”。下面的描述指被“耦合”在一起的元件或节点或特征。如本文中所使用的那样，除非另外明确地说明，“耦合的”指一个元件或节点或特征被直接地或间接地结合到另一个元件或节点或特征（或者直接地或间接地与另一个元件或节点或特征连通），并且不必以机械方式。

另外，也可以在下面的描述中仅仅出于参考的目的来使用某些术语并且某些术语因此不会规定为是限制的。例如，诸如“上部的”、“下部的”、“在……之上”和“在……下面”的术语指所参考的附图中的方向。诸如“前”、“后”、“后部”、“侧”、“外侧”和“内侧”的术语描述了在通过参考描述讨论中的部件的文本和相关联的附图会弄清楚的一致但任意的参照系内的部件的部分的方位或位置或两者。这样的术语可以包括上面具体提到的词、其派生词和类似含义的词。

“抑制”。如本文中所使用的那样，抑制被用来描述减少或最小化效应。当部件或特征被描述为抑制动作、运动或条件时，它可以完全防止结果或成果或未来状态。另外，“抑制”也可以指减少或减轻可能以其他方式发生的成果、性能或效果。因此，当部件、元件或特征被称为抑制结果或状态时，它不需要完全防止或消除结果或状态。

本文中描述的实施例可以针对前道工序（FEOL）半导体处理和结构。FEOL是集成电路（IC）制造的第一部分，其中在半导体衬底或层中图案化各个器件（例如晶体管、电容器、电阻器等）。FEOL通常覆盖直到（但不包括）金属互连层的沉积的每件事物。在最后的FEOL操作之后，结果典型地是具有隔离的晶体管的晶片（例如没有任何导线）。

本文中描述的实施例可以针对后道工序（BEOL）半导体处理和结构。BEOL是IC制造的第二部分，其中各个器件（例如晶体管、电容器、电阻器等）与晶片上的布线（例如一个或多个金属化层）互连。BEOL包括接触、绝缘层（电介质）、金属层和用于芯片到封装连接的接合部位。在制造阶段的BEOL部分中，形成接触（焊盘）、互连线、通孔和电介质结构。对于现代IC工艺，可以在BEOL中添加多于10个金属层。

下面描述的实施例可适用于FEOL处理和结构、BEOL处理和结构、或者FEOL和BEOL处理和结构两者。特别地，尽管可以使用FEOL处理场景来说明示范性的处理方案，但是这样的方法也可以适用于BEOL处理。同样地，尽管可以使用BEOL处理场景来说明示范性的处理方案，但是这样的方法也可以适用于FEOL处理。

根据本公开的一个或多个实施例，描述了用于高度按比例缩放的晶体管的原位高磷掺杂的外延源极或漏极结构。

为了提供上下文，低温和高生长速率下的化学气相沉积（CVD）外延是具有挑战性的。本发明人已经发现，使用氮而不是氢作为运载气体可以提供用来在以前未曾报道过的更低温度、更高生长速率和极高掺杂水平（例如大于5E21/厘米³）下获得高质量膜的途径。在用于nMOS源极或漏极（S/D）的选择性掺杂磷的硅（Si:P）的沉积的情况下，可以实现使用氮气流而不是氢气流，以使能降低接触电阻并且允许FinFET按比例缩放低于10nm节点。另外，现代晶体管的外部电阻和短沟道效应是器件性能和效率方面的主要限制器。降低体和接触电阻可以改进驱动特性，但是这必须被实现，同时在源极或漏极尖端处保持突变的外延界面以用于合适的泄漏和短沟道特性。

解决上面的考虑因素的先前解决方案已经包括了低温沉积工艺、或外延沉积后的植入、或非晶化和退火工艺的使用。这样的方法的不利之处包括植入的源极/漏极尖端无法实现可能具有掺杂的外延源极/漏极的突变的掺杂分布并且也不适于深栅极底切层（其在高度按比例缩放的器件中可以是有用的）的观察。

根据本公开的实施例，描述了使用选择性的、外延掺杂磷的硅（Si）源极或漏极层。实施例可包括使用用氮（N₂）运载气体代替氢（H₂）以便以高生长速率外延生长突变的、高导电的、外延掺杂的源极/漏极接触的选择性低温化学。实现本文中描述的实施例的优势可以包括克服诸如已经在很大程度上由源极/漏极外延接触的外部电阻限制高度按比例缩放的晶体管上的器件性能的早期观察的先前障碍。由于接触面积缩小（其可以被链接到晶体管按比例缩放）并且由于其中接触宽度典型地小于沟道宽度的三维（3D）器件结构（例如FinFET）的结果，外部电阻（Rext）迅速降低。降低这个电阻在先进的CMOS技术开发中可起到日益重要的作用。例如，原位掺杂可以通过在外延期间引入更多的掺杂物来有效地降低Rext。在一个实施例中，本文中描述的实施例的实现可以供给减少的缺陷浓度以限制用于掺杂物扩散的驱动力，同时实现高导电外延源极或漏极结构。在一个这样的实施例中，结果是由于增加的短沟道控制导致具有改进的器件性能的突变的、高导电的尖端和S/D区域。

为了提供进一步的上下文，在现代晶体管技术中，随着栅极长度（L_G）缩小，归因于沟道的总器件电阻的小部分继续缩小。因此，外部电阻Rext已经成为器件电阻的主要来源并且在限制器件性能方面起主要作用。在本文中描述的实施例中解决这样的需要可以针对和/或可以受益于在形成掺杂磷的外延S/D膜的同时使用氮气流而不是氢气流的有效性。

作为示范性比较工艺流程，图1A说明了根据本公开的实施例的代表具有半导体鳍中的源极或漏极结构的集成电路结构的各种示例的成角度的横截面图。特别地，图1A是描绘使用氮气流对氢气流的原位掺杂P的Si源漏区域的掺杂物扩散中的差异的示意图。

参考图1A，在外延源极或漏极结构106的生长期间，结构100包括鳍102、栅极结构104。

结构110包括鳍112、栅极结构114和使用氢气流形成的原位掺杂P的源极或漏极结构116。正如下面描述的图1B的相关曲线图150的曲线152所表明的那样，结构110是结构100的完成版本，其中P扩散进入沟道区发生。

结构120包括鳍122、栅极结构124和使用氮气流形成的原位掺杂P的源极或漏极结构126。正如下面描述的图1B的相关联曲线图150的曲线154所表明的那样，结构120是结构100的完成版本，其中可忽略不计的P扩散进入沟道区发生。

本文中描述的实施例可以是可检测为集成电路结构中的最终结构特征。例如，栅极-切割（多-切割）TEM图像可以揭示保形的并且在鳍区域内与完美或基本完美的外延一起生长的掺杂磷的S/D的外延生长。而且，标准外延源极/漏极工艺流程可被用于掺杂磷的膜生长，其中氮流动的掺杂操作代替氢流动的掺杂操作。可以在对基线工艺流程进行最小修改的情况下在平面、三栅极、FinFET、纳米线或纳米带结构上或者在平面、三栅极、FinFET、纳米线或纳米带结构内生长诸如本文中描述的掺杂磷的硅膜或层。在实施例中，源极或漏极结构的整个外延结构是掺杂磷的，下面与图2G'相联系地描述了它的示例。然而，要意识到，取决于最后得到的源极或漏极结构中期望的掺杂物分布，可仅在尖端中或者仅在下部结构部分处替代地使用掺杂磷的材料，其中在其上形成外延填充和/或盖，下面与图2G和2G"相联系地描述了它们的示例。

关于本文中描述的实施例，横截面透射电子显微镜学（TEM）中的元素分析可以揭示高化学磷（P）浓度。而且，原位掺杂可以有效地降低外延（Epi）电阻（Rext）并且可以被实现成在外延期间引入相对更多的掺杂物作为Rext改进的主要驱动力。图1B包括根据本公开的实施例的作为深度（纳米）的函数的磷浓度（原子/厘米³）的曲线图150。参考图1B的曲线图150，NFET的Si:P S/D内部的P的SIMS分布152被示出用于当前工艺水平的Si:P S/D工艺，其中氢（H₂）被用作运载气体。根据本公开的实施例，NFET的Si:P S/D内部的P的SIMS分布154被示出用于Si:P S/D工艺，其中氮（N₂）被用作运载气体。在N₂工艺Si:P Epi中观察到原位掺杂水平的大约40%增加，导致掺杂物浓度和6E21原子/厘米³一样高以用于图案化的晶片上的选择性NMOS S/D外延（例如参见下面描述的图1C和1D）。掺杂水平的这种40%增加导致nMOS FinFET晶体管的10+% Rext降低和成比例的晶体管驱动增益（例如参见下面描述的图1E）。

再次参考图1B，通过用于使用H₂运载气体对N₂运载气体以相似的生长速率利用相同成核层的工艺的毯状物Si:P膜的厚度来表明化学掺杂物浓度。可以在N₂运载气体工艺中获得掺杂物浓度中的40%增加。在一个实施例中，使用二氯硅烷、磷化氢和氮的组合通过选择性化学气相沉积（CVD）来形成源极或漏极外延结构以提供掺杂磷的硅结构。观察到运载气体从氮到氢的有效转换以提高更高温度下的生长速率。

图1C说明了根据本公开内容的实施例的集成电路结构的横截面图。特别地，图1C示出了外延S/D区域的栅极切割，其中在FinFET晶体管结构的示意图中示出了掺杂物浓度阴影图。

参考图1C，集成电路结构160包括具有下部鳍部分161和上部鳍部分162的鳍。栅极叠层164在鳍的上部鳍部分162的上方，栅极叠层具有与第二侧相对的第一侧。第一源极或漏极结构（左侧166）包括在栅极叠层164的第一侧处嵌入鳍中的外延结构（虚线内的区域）。第二源极或漏极结构（右侧166）包括在栅极叠层164的第二侧处嵌入鳍中的外延结构（虚线166A内的区域）。在实施例中，第一和第二源极或漏极结构166的外延结构中的每一个外延结构包括硅和磷。在一个实施例中，磷在硅的核心区域166C中具有的原子浓度大于磷在硅的外围区域166B中具有的原子浓度。硅的核心区域166C横向地处在硅的外围区域166B之内和之上。在一个实施例中，正如所描绘的那样，硅的核心区域166C在第一和第二源极或漏极结构166的外延结构中的每一个外延结构的顶部处被暴露。

在一个实施例中，硅的核心区域166C中磷的原子浓度大于5E21原子/厘米³。在一个实施例中，硅的外围区域166B中磷的原子浓度小于4E21原子/厘米³。在一个实施例中，在外延结构中的每一个外延结构的顶部处的核心区域166C的磷的原子浓度大于6E21原子/厘米³并且逐次变化到在外延结构中的每一个外延结构的底部处的外围区域中小于2E21原子/厘米³。

图1D包括根据本公开实施例的作为沿着图1C的箭头168的方向的距表面的距离的函数的磷浓度（原子/厘米³）的曲线图170。参考图1D的曲线图170，如通过原子探针断层摄影（APT）沿着图1C的箭头168测得的掺杂物分布示出了在图1C的源极或漏极结构166的核心区域166C中大于5E21原子/厘米³的化学掺杂物浓度。

要意识到，在由高掺杂的Si:P组成的源极/漏极的情况下，一个关注点是器件可遭受显著的掺杂物扩散进入沟道区，引起泄漏和其他短沟道效应。然而，观察到[P]扩散甚至在6E21厘米^-3化学掺杂水平下也是最小的并且在掺杂物活化所必需的热退火期间是可控的。可以在对现有工艺流程进行最小修改的情况下在平面、三栅极、FinFET、纳米线和纳米带结构上生长外延结构或层。

图1E包括根据本公开的实施例的作为气体流量化学的函数的相对接触电阻的图示180。参考图1E的图示180，与常规H₂流动气体方法比较，对于利用5+E21 [P]掺杂工艺（N₂流动气体）的nMOS FinFET晶体管观察到大约10%或者更大的Rext降低。

本文中描述的一个或多个实施例针对包括具有在其上生长的磷掺杂硅盖的掺杂磷的硅源极或漏极结构的结构和制造工艺，与图2A-2G相联系地描述了所述结构和制造工艺的示例。本文中描述的一个或多个实施例针对包括不具有覆盖层的掺杂磷的硅源极或漏极结构的结构和制造工艺，与图1A、2A-2D和2G'相联系地描述了所述结构和制造工艺的示例。本文中描述的一个或多个实施例针对包括具有在其上生长的磷掺杂硅盖的掺杂磷的硅源极或漏极结构的结构和制造工艺，在接触开口期间制造所述盖，与图2A-2D和2G''相联系地描述了所述结构和制造工艺的示例。

作为示范性工艺流程，图2A-2G说明了根据本公开的实施例的代表制造具有带有高磷掺杂物浓度的源极或漏极结构的集成电路结构的方法中的各种操作的横截面图。图2G'说明了根据本公开的另一实施例的具有带有高磷掺杂物浓度的源极或漏极结构的另一集成电路结构的横截面图。图2G''说明了根据本公开的另一实施例的具有带有高磷掺杂物浓度的源极或漏极结构的另一集成电路结构的横截面图。

参考图2A，可选地，在诸如硅衬底的衬底202上生长沟道材料204。在实施例中，沟道材料204包括硅。在实施例中，沟道材料204包括硅和锗。在实施例中，沟道材料204包括锗。在实施例中，沟道材料204是III-V族材料。在其他实施例中，不形成截然不同的沟道材料204并且在衬底202的表面上执行下面描述的工艺操作。

参考图2B，将沟道材料204图案化成鳍206。如所描绘的，图案化可以形成到衬底202里面的凹槽208。

参考图2C，用浅沟槽隔离材料填充鳍206之间的沟槽，然后抛光浅沟槽隔离材料并且使浅沟槽隔离材料凹进以形成隔离结构210。工艺可以进一步涉及电介质隔离阻挡的沉积、图案化和凹进。工艺继续栅极氧化物材料和栅电极材料（其可以是虚拟栅极氧化物材料和虚拟栅电极材料）的沉积和图案化以及栅极间隔体的形成以形成栅极叠层212和栅极间隔体214。

参考图2D，在位置218处，邻近栅极叠层212的两侧蚀刻鳍206。蚀刻留下栅极叠层212下面的沟道区216。

参考图2E，源极或漏极结构形成涉及下部源极或漏极材料220和覆盖半导体层222的生长（它们可以原位生长）。备选地，不生长覆盖半导体层222，与图2G'相联系地描述了示范性的最后得到的结构。在任一情况下，在实施例中，源极或漏极结构各自包括外延结构。正如与图1C相联系地所例示的，外延结构中的每一个外延结构包括硅和磷。磷在硅的核心区域中具有的原子浓度大于磷在硅的外围区域中具有的原子浓度。硅的核心区域横向地处在硅的外围区域之内和之上，并且在第一和第二源极或漏极结构的外延结构中的每一个外延结构的顶部处暴露硅的核心区域。在一个这样的实施例中，在原位掺杂磷的硅外延沉积工艺中，磷化氢和二氯硅烷被用作与氮一起流动的前体以提供磷掺杂物。

参考图2F，在图2E的源极或漏极结构上形成隔离材料。然后图案化隔离材料以及使隔离材料凹进以暴露源极或漏极结构并且形成第二间隔体226和沟槽228。在一个实施例中，使用蚀刻工艺来执行隔离材料的凹进，所述蚀刻工艺在覆盖半导体层222上或者部分进入覆盖半导体层222中停止，其中在后者的情况下，形成图案化的源极或漏极覆盖半导体层222'。在另一实施例中，在没有实现覆盖半导体层222的情况下，蚀刻工艺在源极或漏极材料220上或者部分进入源极或漏极材料220中停止。

参考图2G，执行源极或漏极接触材料沉积和图案化以形成导电接触230。在实施例中，导电接触230在第一和第二源极或漏极结构的覆盖半导体层222或222'上。在一个这样的实施例中，第一和第二导电接触230在第一和第二源极或漏极结构的覆盖半导体层222'中的部分凹槽中。要意识到，尽管未描绘，但是可以接着在图2G的结构上执行后端处理。

再次参考图2G，根据本公开的实施例，集成电路结构具有鳍（216和衬底202的图案化的部分）。鳍具有下部鳍部分（隔离结构210的顶表面下方的216的一部分和202的图案化的部分）和上部鳍部分（隔离结构210的顶表面之上的216的一部分）。栅极叠层212在鳍的上部鳍部分的上方，栅极叠层212具有与第二侧相对的第一侧。第一源极或漏极结构包括在栅极叠层的第一侧（例如栅极叠层212的左手侧）处嵌入鳍中的外延结构。第二源极或漏极结构包括在栅极叠层的第二侧（例如栅极叠层212的右手侧）处嵌入鳍中的外延结构。第一和第二源极或漏极结构的外延结构包括下部半导体层220和下部半导体层220上的覆盖半导体层222'（或者在没有凹槽的情况下的图2E的222）。在一个实施例中，第一和第二源极或漏极结构的外延结构中的每一个外延结构的下部半导体层220包括硅和磷。磷在硅的核心区域中具有的原子浓度大于磷在硅的外围区域中具有的原子浓度。硅的核心区域横向地处在硅的外围区域之内和之上。在第一和第二源极或漏极结构的外延结构中的每一个外延结构的半导体层的顶部处暴露硅的核心区域。在一个实施例中，第一和第二源极或漏极结构的外延结构中的每一个外延结构的覆盖半导体层222'或222实质上由硅和磷构成。

关于图2G，在实施例中，硅的核心区域中的磷的原子浓度大于5E21原子/厘米³。在实施例中，硅的外围区域中的磷的原子浓度小于4E21原子/厘米³。在实施例中，在外延结构中的每一个外延结构的顶部处的核心区域的磷的原子浓度大于6E21原子/厘米³并且渐次变化到在外延结构中的每一个外延结构的底部处的外围区域中小于2E21原子/厘米³。

关于图2G，在实施例中，第一和第二源极或漏极结构具有小于大约0.4mOhm·cm的电阻率。在实施例中，使用氮气流气体基本上限制或完全防止了磷从源极或漏极结构扩散进上部鳍部分（隔离结构210的顶表面之上的216的一部分），即，基本上限制或完全防止了磷扩散进集成电路结构的沟道区。在一个这样的实施例中，磷从源极或漏极结构扩散进沟道区的程度小于1纳米，并且在一些实施例中在0和0.5纳米之间。

和图2G形成对比，在图2G'中，描绘了其中未使用覆盖半导体层的实施例。特别地，源极或漏极结构仅包括单个源极或漏极材料220'。导电接触230在第一和第二源极或漏极结构的单个源极或漏极材料220'上。在一个这样的实施例中，尽管未描绘，但是第一和第二导电接触在第一和第二源极或漏极结构的单个源极或漏极材料220'中的部分凹槽中。要意识到，尽管未描绘，但是可以接着在图2G'的结构上执行后端处理。

再次参考图2G'，根据本公开的实施例，集成电路结构包括鳍（216和衬底202的图案化的部分），所述鳍具有下部鳍部分（隔离结构210的顶表面下方的216的一部分和202的图案化的部分）和上部鳍部分（隔离结构210的顶表面之上的216的一部分）。栅极叠层212在鳍的上部鳍部分的上方，栅极叠层212具有与第二侧相对的第一侧。第一源极或漏极结构包括在栅极叠层212的第一侧处嵌入鳍中的外延结构（左手的220'）。第二源极或漏极结构包括在栅极叠层212的第二侧处嵌入鳍中的外延结构（右手的220'）。在实施例中，正如与上述的图1C相联系地所例示的，外延结构中的每一个外延结构包括硅和磷。磷在硅的核心区域中具有的原子浓度大于磷在硅的外围区域中具有的原子浓度。硅的核心区域横向地处在硅的外围区域之内和之上，并且在外延结构中的每一个外延结构的顶部处暴露硅的核心区域。

关于图2G'，在实施例中，硅的核心区域中的磷的原子浓度大于5E21原子/厘米³。在实施例中，硅的外围区域中的磷的原子浓度小于4E21原子/厘米³。在实施例中，在外延结构中的每一个外延结构的顶部处的核心区域的磷的原子浓度大于6E21原子/厘米³并且渐次变化到在外延结构中的每一个外延结构的底部处的外围区域中小于2E21原子/厘米³。

关于图2G'，在实施例中，第一和第二源极或漏极结构具有小于大约0.4mOhm·cm的电阻率。在实施例中，使用氮气流气体基本上限制或完全防止了磷从源极或漏极结构扩散进上部鳍部分（隔离结构210的顶表面之上的216的一部分），即，基本上限制或完全防止了磷扩散进集成电路结构的沟道区。在一个这样的实施例中，磷从源极或漏极结构扩散进沟道区的程度小于1纳米，并且在一些实施例中在0和0.5纳米之间。

与图2G和2G'形成对比，在图2G''中，描绘了其中在形成第二间隔体226之后形成覆盖半导体层的实施例。特别地，第一和第二源极或漏极结构的外延结构各自包括在下部半导体层220''上的覆盖半导体层225。导电接触230在第一和第二源极或漏极结构的覆盖半导体层225上。要意识到，尽管未描绘，但是可以接着在图2G''的结构上执行后端处理。

再次参考图2G''，根据本公开的实施例，集成电路结构包括鳍（216和衬底202的图案化的部分），所述鳍具有下部鳍部分（隔离结构210的顶表面下方的216的一部分和202的图案化的部分）和上部鳍部分（隔离结构210的顶表面之上的216的一部分）。栅极叠层212在鳍的上部鳍部分的上方，栅极叠层212具有与第二侧相对的第一侧。第一源极或漏极结构包括在栅极叠层的第一侧处嵌入鳍中的外延结构，所述外延结构具有下部半导体层（左手的220''）和覆盖半导体层（左手的225）。第二源极或漏极结构包括在栅极叠层的第二侧处嵌入鳍中的外延结构，所述外延结构具有下部半导体层（右手的220''）和覆盖半导体层（右手的225）。第二源极或漏极结构包括在栅极叠层212的第二侧处嵌入鳍中的下部外延源极或漏极结构（右手的220''）。第一和第二源极或漏极结构包括限制在导电接触230的电介质间隔体226之间的覆盖半导体层225。在实施例中，第一和第二源极或漏极结构包括硅和磷，并且在特定实施例中，使用氮气流工艺来形成第一和第二源极或漏极结构。

在实施例中，再次参考图2G''，第一导电接触（左手的230）在第一源极或漏极结构的覆盖半导体层（左手的225）上。第二导电接触（右手的230）在第二源极或漏极结构的覆盖半导体层（右手的225）上。第一电介质间隔体（左手的226）沿着第一导电接触（左手的230）的侧壁，并且第一源极或漏极结构的覆盖半导体层（左手的225）被限制在第一电介质间隔体（左手的226）之间。第二电介质间隔体（右手的226）沿着第二导电接触（右手的230）的侧壁，并且第二源极或漏极结构的覆盖半导体层（右手的225）被限制在第二电介质间隔体（右手的226）之间。在一个实施例中，未描绘，覆盖半导体层225在第一和第二下部半导体层220''中的部分凹槽中。在另一实施例中，正如所描绘的，第一和第二下部半导体层220''没有被凹进。

关于图2G''，在实施例中，在实施例中，硅的核心区域中的磷的原子浓度大于5E21原子/厘米³。在实施例中，硅的外围区域中的磷的原子浓度小于4E21原子/厘米³。在实施例中，在外延结构中的每一个外延结构的顶部处的核心区域的磷的原子浓度大于6E21原子/厘米³并且渐次变化到在外延结构中的每一个外延结构的底部处的外围区域中小于2E21原子/厘米³。

关于图2G''，在实施例中，第一和第二源极或漏极结构具有小于大约0.4mOhm·cm的电阻率。在实施例中，使用氮气流气体基本上限制或完全防止了磷从源极或漏极结构扩散进上部鳍部分（隔离结构210的顶表面之上的216的一部分），即，基本上限制或完全防止了磷扩散进集成电路结构的沟道区。在一个这样的实施例中，磷从源极或漏极结构扩散进沟道区的程度小于1纳米，并且在一些实施例中在0和0.5纳米之间。

在另一方面，图3A说明了根据本公开的另一实施例的一对半导体鳍上方的多个栅极线的平面图。

参考图3A，在多个半导体鳍300上方形成多个有源栅极线304。虚拟栅极线306处于多个半导体鳍300的端部处。栅极线304/306之间的间隔308是其中沟槽接触可以被定位以提供到诸如源极或漏极区域351、352、353和354的源极或漏极区域的导电接触的位置。在实施例中，多个栅极线304/306的图案或者多个半导体鳍300的图案被描述为栅格结构。在一个实施例中，栅格状图案包括以恒定间距间隔开并且具有恒定宽度的多个半导体鳍300的图案和/或多个栅极线304/306，或者两者。

图3B说明了根据本公开的实施例的沿着图3A的a-a'轴截取的横截面图。

参考图3B，在形成于衬底360之上的半导体鳍362上方形成多个有源栅极线364。虚拟栅极线366处于半导体鳍362的端部处。介电层370在虚拟栅极线366的外面。沟槽接触材料397处在有源栅极线364之间以及虚拟栅极线366和有源栅极线364之间。嵌入式下部源极或漏极结构368和对应的覆盖半导体层369处于有源栅极线364之间以及虚拟栅极线366和有源栅极线364之间的半导体鳍362中。嵌入式下部源极或漏极结构368和对应的源极或漏极覆盖半导体层369可以如与图2G的源极或漏极结构相联系地描述的那样。备选地，可使用诸如与图2G'和2G''相联系地描述的源极或漏极结构。

有源栅极线364包括栅极电介质结构398/399、功函数栅电极部分374和填充栅电极部分376、以及电介质覆盖层378。电介质间隔体380给有源栅极线364和虚拟栅极线366的侧壁做贴面。

在另一方面，描述了例如用于源极或漏极区域的沟槽接触结构。在示例中，图4说明了根据本公开的另一实施例的具有用于NMOS器件的沟槽接触的集成电路结构的横截面图。

参考图4，集成电路结构450包括诸如硅锗鳍的鳍452。栅极介电层454在鳍452的上方。栅电极456在栅极介电层454上方。在实施例中，栅电极456包括保形的导电层458和导电填充460。在实施例中，电介质盖462在栅电极456的上方并且在栅极介电层454的上方。栅电极具有第一侧456A以及与第一侧456A相对的第二侧456B。电介质间隔体463沿着栅电极456的侧壁。在一个实施例中，如所描绘的，栅极介电层454进一步在电介质间隔体463中的第一个和栅电极456的第一侧456A之间以及在电介质间隔体463中的第二个和栅电极456的第二侧456B之间。在实施例中，尽管未描绘，但是诸如热或化学氧化硅或二氧化硅层的薄氧化物层在鳍452和栅极介电层454之间。

第一半导体源极或漏极区域464和第二半导体源极或漏极区域466分别与栅电极456的第一侧456A和第二侧456B相邻。在一个实施例中，正如所描绘的，第一半导体源极或漏极区域464和第二半导体源极或漏极区域466包括嵌入式外延下部区域和对应的源极或漏极覆盖半导体层495或497，并且分别在鳍452的凹槽465和467中形成第一半导体源极或漏极区域464和第二半导体源极或漏极区域466。嵌入式下部源极或漏极结构以及对应的覆盖半导体层495或497可以如与图2G的源极或漏极结构相联系地所描述的那样。备选地，可使用诸如与图2G'和2G''相联系地所描述的源极或漏极结构。

第一沟槽接触结构468和第二沟槽接触结构470分别在邻近栅电极456的第一侧456A和第二侧456B的第一半导体源极或漏极区域464和第二半导体源极或漏极区域466的上方。第一沟槽接触结构468和第二沟槽接触结构470两者都包括U形金属层472以及在U形金属层472的整体之上和上方的T形金属层474。在一个实施例中，U形金属层472和T形金属层474的成分不同。在一个这样的实施例中，U形金属层472包括钛并且T形金属层474包括钴。在一个实施例中，第一沟槽接触结构468和第二沟槽接触结构470两者都进一步包括T形金属层474上的第三金属层476。在一个这样的实施例中，第三金属层476和U形金属层472具有相同的成分。在特定实施例中，第三金属层476和U形金属层472包括钛，并且T形金属层474包括钴。

第一沟槽接触通孔478被电连接到第一沟槽接触468。在特定实施例中，第一沟槽接触通孔478在第一沟槽接触468的第三金属层476上并且被耦合到第一沟槽接触468的第三金属层476。第一沟槽接触通孔478进一步在电介质间隔体463中的一个的一部分的上方并且与电介质间隔体463中的一个的一部分接触，以及在电介质盖462的一部分的上方并且与电介质盖462的一部分接触。第二沟槽接触通孔480被电连接到第二沟槽接触470。在特定实施例中，第二沟槽接触通孔480在第二沟槽接触470的第三金属层476上并且被耦合到第二沟槽接触470的第三金属层476。第二沟槽接触通孔480进一步在电介质间隔体463中的另一个的一部分的上方并且与电介质间隔体463中的另一个的一部分接触，以及在电介质盖462的另一部分的上方并且与电介质盖462的另一部分接触。

在实施例中，金属硅化物层482分别地直接在第一沟槽接触结构468与第一半导体源极或漏极区域464之间和在第二沟槽接触结构470与第二半导体源极或漏极区域466之间。在一个实施例中，金属硅化物层482包括钛和硅。在特定的这样的实施例中，第一半导体源极或漏极区域464和第二半导体源极或漏极区域466是第一N型半导体源极或漏极区域和第二N型半导体源极或漏极区域。在一个实施例中，金属硅化物层482进一步包括磷或砷，或者磷和砷两者。

本文中描述的一个或多个实施例针对将金属化学气相沉积用于环绕式半导体接触。实施例可适用于或者包括化学气相沉积（CVD）、等离子体增强化学气相沉积（PECVD）、原子层沉积（ALD）、导电接触制造或薄膜当中的一种或多种。特定实施例可以包括使用接触金属的低温（例如小于500摄氏度或者在400-500摄氏度的范围内）化学气相沉积来制造钛或类似的金属层以提供保形的源极或漏极接触。这样的保形的源极或漏极接触的实现可以改进三维（3D）晶体管互补金属氧化物半导体（CMOS）性能。

为了提供上下文，可以使用溅射来沉积金属到半导体接触层。溅射是瞄准线工艺并且可能不是非常适合于3D晶体管制造。已知的溅射解决方案在具有与沉积的落下方向成角度的器件接触表面上具有不良的或不完整的金属-半导体结。根据本公开的一个或多个实施例，低温化学气相沉积工艺被实施用于制造接触金属以提供三维的保形性并且最大化金属半导体结接触面积。最后得到的更大的接触面积可以降低结的电阻。实施例可以包括在具有非平坦形貌的半导体表面上的沉积，其中面积的形貌指表面形状和特征本身，并且非平坦形貌包括不平坦的表面形状和特征或者表面形状和特征的部分，即不完全平坦的表面形状和特征。在实施例中，沉积在具有相对高的锗含量的源极或漏极结构的半导体表面上。

本文中描述的实施例可包括制造环绕式接触结构。在一个这样的实施例中，描述了通过化学气相沉积、等离子体增强化学气相沉积、原子层沉积或等离子体增强原子层沉积保形沉积到晶体管源极-漏极接触上的纯金属的使用。这样的保形沉积可被用来增加金属半导体接触的可用面积并且降低电阻，从而改进晶体管器件的性能。在实施例中，沉积的相对低的温度导致每单位面积的结的最小化电阻。

要意识到，可使用涉及如本文中描述的金属层沉积工艺的集成方案来制造各种各样的集成电路结构。根据本公开的实施例，制造集成电路结构的方法包括在具有RF源的化学气相沉积（CVD）室中提供衬底，所述衬底在其上具有特征。方法还包括使四氯化钛（TiCl₄）和氢（H₂）起反应以在衬底的特征上形成钛（Ti）层。在实施例中，钛层具有包括98%或更大的钛和0.5-2%的氯的总原子组成。在备选实施例中，类似的工艺被用来制造锆（Zr）、铪（Hf）、钽（Ta）、铌（Nb）或钒（V）的高纯度金属层。

根据本公开的实施例，衬底的特征是暴露半导体源极或漏极结构的源极或漏极接触沟槽。钛层（或其他高纯度金属层）是用于半导体源极或漏极结构的导电接触层。下面与图5相联系地描述了这样的实现的示范性实施例。

图5说明了根据本公开的实施例的在凸起的源极或漏极区域上具有导电接触的集成电路结构的横截面图。

参考图5，半导体结构550包括衬底554之上的栅极结构552。栅极结构552包括栅极介电层552A、功函数层552B和栅极填充552C。源极区域558和漏极区域560在栅极结构552的相对侧上。源极或漏极接触562被电连接到源极区域558和漏极区域560，并且通过层间介电层564或栅极电介质间隔体566中的一者或两者将源极或漏极接触562与栅极结构552分隔开。源极区域558和漏极区域560包括在衬底554的蚀刻出来的区域中形成的外延或嵌入式下部材料区域以及对应的源极或漏极覆盖半导体层502。嵌入式下部源极或漏极结构和对应的覆盖半导体层502可以如与图2G的源极或漏极结构相联系地所描述的那样。备选地，可使用诸如与图2G'和2G"相联系地描述的源极或漏极结构。

在实施例中，源极或漏极接触562包括诸如上面描述的高纯度金属层562A和导电沟槽填充材料562B。在一个实施例中，高纯度金属层562A具有包括98%或更大的钛的总原子组成。在一个这样的实施例中，高纯度金属层562A的总原子组成进一步包括0.5-2%的氯。在实施例中，高纯度金属层562A具有30%或更小的厚度变化。在实施例中，导电沟槽填充材料562B由诸如但不限于Cu、Al、W、Co或其合金的导电材料组成。

在另一方面，描述了有源栅极上接触（contact over active gate COAG）结构和工艺。本公开的一个或多个实施例针对具有在半导体结构或器件的栅电极的有源部分的上方布置的一个或多个栅极接触结构（例如作为栅极接触通孔）的半导体结构或器件。本公开的一个或多个实施例针对制造具有在半导体结构或器件的栅电极的有源部分的上方形成的一个或多个栅极接触结构的半导体结构或器件的方法。本文中描述的方法可被用来通过在有源栅极区域的上方使能栅极接触形成来减小标准单元面积。在一个或多个实施例中，被制造用来接触栅电极的栅极接触结构是自对准的通孔结构。

在实施例中，集成电路结构、半导体结构或器件是诸如但不限于fin-FET或三栅极器件的非平面器件。在这样的实施例中，对应的半导体的沟道区由三维体组成或者在三维体中形成对应的半导体的沟道区。在一个这样的实施例中，栅极线的栅电极叠层至少围绕三维体的顶表面和一对侧壁。在另一实施例中，至少沟道区被制成诸如环栅器件中的分立的三维体。在一个这样的实施例中，多个栅极线的每个栅电极叠层完全包围沟道区。

更一般地，一个或多个实施例针对用于将栅极接触通孔直接落在有源晶体管栅极上的方法和由将栅极接触通孔直接落在有源晶体管栅极上形成的结构。这样的方法可以消除对于为了接触目的而在隔离上延伸栅极线的需要。这样的方法还可以消除对于用来从栅极线或结构传导信号的单独的栅极接触（GCN）层的需要。在实施例中，通过在沟槽接触（TCN）中使接触金属凹进并且在工艺流程（例如TILA）中引入附加的电介质材料来实现消除上述特征。包括附加的电介质材料作为沟槽接触电介质盖层，所述沟槽接触电介质盖层具有与已经被用于栅极对准接触工艺（GAP）处理方案（例如GILA）中的沟槽接触对准的栅极电介质材料盖层不同的蚀刻特性。

在实施例中，提供集成电路结构涉及形成实质上完全对准现有的栅极图案的接触图案，同时消除了使用具有非常严格的配准预算的光刻操作。在一个这样的实施例中，这种方法使能使用固有的高选择性湿法蚀刻（例如与干法或等离子体蚀刻比较）来生成接触开口。在实施例中，通过利用现有的栅极图案结合接触插塞光刻操作来形成接触图案。在一个这样的实施例中，方法使能消除对于如在其他方法中使用的、用来生成接触图案的、以其他方式是关键的光刻操作的需要。在实施例中，沟槽接触网格未被分开图案化，而是相反在多（栅极）线之间形成沟槽接触网格。例如，在一个这样的实施例中，在栅极栅格图案化之后但是在栅极栅格切割之前形成沟槽接触网格。

此外，可以通过替换栅极工艺来制造栅极叠层结构。在这样的方案中，可以去除诸如多晶硅或氮化硅柱材料的虚拟栅极材料并且可以用永久栅电极材料代替虚拟栅极材料。在一个这样的实施例中，与根据更早的处理所执行的相反，在这个工艺中还形成了永久栅极介电层。在实施例中，通过干法蚀刻或湿法蚀刻工艺来去除虚拟栅极。在一个实施例中，虚拟栅极由多晶硅或非晶硅组成，并且利用包括SF₆的干法蚀刻工艺来去除虚拟栅极。在另一实施例中，虚拟栅极由多晶硅或非晶硅组成，并且利用包括含水的NH₄OH或四甲基氢氧化铵的湿法蚀刻工艺来去除虚拟栅极。在一个实施例中，虚拟栅极由氮化硅组成，并且利用包括含水的磷酸的湿法蚀刻来去除虚拟栅极。

在实施例中，本文中描述的一个或多个方法实质上预期了虚拟和替换栅极工艺与虚拟和替换接触工艺结合以获得集成电路结构。在一个这样的实施例中，在替换栅极工艺之后执行替换接触工艺，以允许永久栅极叠层的至少一部分的高温退火。例如，在特定的这样的实施例中，例如在形成栅极介电层之后，在大于大约600摄氏度的温度下执行永久栅极结构的至少一部分的退火。在形成永久接触之前执行退火。

要意识到，可以制造绝缘栅极盖层和绝缘沟槽接触盖层之间的不同结构关系。作为示例，图6A和6B说明了根据本公开的实施例的各种集成电路结构的横截面图，每个集成电路结构具有包括上覆的绝缘盖层的沟槽接触并且具有包括上覆的绝缘盖层的栅极叠层。

参考图6A和6B，集成电路结构600A和600B分别包括诸如硅锗鳍的鳍602。尽管被描绘为横截面图，但是要意识到，鳍602具有顶部602A和侧壁（进入和离开所示的透视图的页面）。第一栅极介电层604和第二栅极介电层606在鳍602的顶部602A的上方并且横向地邻近鳍602的侧壁。第一栅电极608和第二栅电极610分别在第一栅极介电层604和第二栅极介电层606的上方、在鳍602的顶部602A的上方并且横向地邻近鳍602的侧壁。第一栅电极608和第二栅电极610各自包括诸如功函数设定层的保形的导电层609A以及保形的导电层609A之上的导电填充材料609B。第一栅电极608和第二栅电极610两者都具有第一侧612和与第一侧612相对的第二侧614。第一栅电极608和第二栅电极610两者也都具有绝缘盖616，绝缘盖616具有顶表面618。

第一电介质间隔体620与第一栅电极608的第一侧612相邻。第二电介质间隔体622与第二栅电极610的第二侧614相邻。半导体源极或漏极区域624与第一电介质间隔体620和第二电介质间隔体622相邻。沟槽接触结构626在与第一电介质间隔体620和第二电介质间隔体622相邻的半导体源极或漏极区域624的上方。在实施例中，半导体源极或漏极区域624具有诸如上面与图2G、2G'、2G"以及本文中描述的其他实施例相联系地描述的结构。

沟槽接触结构626包括导电结构630上的绝缘盖628。沟槽接触结构626的绝缘盖628具有与第一栅电极608和第二栅电极610的绝缘盖616的顶表面618基本共面的顶表面629。在实施例中，沟槽接触结构626的绝缘盖628横向延伸进第一电介质间隔体620和第二电介质间隔体622中的凹槽632中。在这样的实施例中，沟槽接触结构626的绝缘盖628悬于沟槽接触结构626的导电结构630之上。然而，在其他实施例中，沟槽接触结构626的绝缘盖628没有横向延伸进第一电介质间隔体620和第二电介质间隔体622中的凹槽632中，并且因此没有悬于沟槽接触结构626的导电结构630之上。

要意识到，如图6A和6B中所描绘的，沟槽接触结构626的导电结构630可以不是矩形的。例如，沟槽接触结构626的导电结构630可具有类似于或者相同于针对图6A的投影中说明的导电结构630A所示出的几何形状的横截面几何形状。

在实施例中，沟槽接触结构626的绝缘盖628具有与第一栅电极608和第二栅电极610的绝缘盖616的成分不同的成分。在一个这样的实施例中，沟槽接触结构626的绝缘盖628包括诸如碳化硅材料的碳化物材料。第一栅电极608和第二栅电极610的绝缘盖616包括诸如氮化硅材料的氮化物材料。

在实施例中，如图6A中所描绘的，第一栅电极608和第二栅电极610的绝缘盖616两者都具有低于沟槽接触结构626的绝缘盖628的底表面628A的底表面617A。在另一实施例中，如图6B中所描绘的，第一栅电极608和第二栅电极610的绝缘盖616两者都具有与沟槽接触结构626的绝缘盖628的底表面628B基本共面的底表面617B。在另一实施例中，尽管未描绘，第一栅电极608和第二栅电极610的绝缘盖616两者都具有高于沟槽接触结构626的绝缘盖628的底表面的底表面。

在实施例中，沟槽接触结构626的导电结构630包括U形金属层634、在U形金属层634的整体之上和上方的T形金属层636、以及在T形金属层636上的第三金属层638。沟槽接触结构626的绝缘盖628在第三金属层638上。在一个这样的实施例中，第三金属层638和U形金属层634包括钛，并且T形金属层636包括钴。在特定的这样的实施例中，T形金属层636进一步包括碳。

在实施例中，金属硅化物层640直接在沟槽接触结构626的导电结构630和半导体源极或漏极区域624之间。在一个这样的实施例中，金属硅化物层640包括钛和硅。在特定的这样的实施例中，半导体源极或漏极区域624是N型半导体源极或漏极区域。

正如贯穿本申请所描述的，衬底可以由可抵抗制造工艺并且其中电荷可以迁移的半导体材料组成。在实施例中，本文中描述的衬底是由晶体硅、硅/锗或掺杂有用来形成有源区域的诸如但不限于磷、砷、硼或其组合的电荷载流子的锗层组成的体衬底。在一个实施例中，这样的体衬底中的硅原子的浓度大于97%。在另一实施例中，体衬底由在截然不同的晶体衬底顶上生长的外延层组成，例如在掺杂硼的大块硅单晶衬底顶上生长的硅外延层。体衬底可以备选地由III-V族材料组成。在实施例中，体衬底由诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合的III-V族材料组成。在一个实施例中，体衬底由III-V族材料组成，并且电荷载流子掺杂物杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的电荷载流子掺杂物杂质原子。

正如贯穿本申请所描述的，诸如浅沟槽隔离区域或子鳍隔离区域的隔离区域可由适于最终将永久栅极结构的部分与下面的体衬底电隔离或者有助于将永久栅极结构的部分与下面的体衬底隔离或者将形成于下面的体衬底内的有源区域隔离（诸如隔离鳍有源区域）的材料组成。例如，在一个实施例中，隔离区域由诸如但不限于二氧化硅、氮氧化硅、氮化硅、掺杂碳的氮化硅或其组合的电介质材料的一层或多层组成。

正如贯穿本申请所描述的，栅极线或栅极结构可以由包括栅极介电层和栅电极层的栅电极叠层组成。在实施例中，栅电极叠层的栅电极由金属栅极组成，并且栅极介电层由高k材料组成。例如，在一个实施例中，栅极介电层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌锌酸铅或其组合的材料组成。此外，栅极介电层的一部分可以包括由半导体衬底的顶部几层形成的原生氧化物层。在实施例中，栅极介电层由顶部高k部分和下部组成，所述下部由半导体材料的氧化物组成。在一个实施例中，栅极介电层由氧化铪的顶部以及二氧化硅或氮氧化硅的底部组成。在一些实现中，栅极电介质的一部分是“U”形结构，所述“U”形结构包括实质上平行于衬底的表面的底部和实质上垂直于衬底的顶表面的两个侧壁部分。

在一个实施例中，栅电极由诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物的金属层组成。在特定实施例中，栅电极由形成在金属功函数设定层之上的非功函数设定填充材料组成。取决于晶体管将要是PMOS晶体管还是NMOS晶体管，栅电极层可以由P型功函数金属或N型功函数金属构成。在一些实现中，栅电极层可以由两个或多于两个金属层的叠层构成，其中一个或多个金属层是功函数金属层并且至少一个金属层是导电填充层。对于PMOS晶体管，可用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物（例如氧化钌）。P型金属层将使能形成具有在大约4.9eV和大约5.2eV之间的功函数的PMOS栅电极。对于NMOS晶体管，可用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝的这些金属的碳化物。N型金属层将使能形成具有在大约3.9eV和大约4.2eV之间的功函数的NMOS栅电极。在一些实现中，栅电极可由“U”形结构构成，所述“U”形结构包括实质上平行于衬底的表面的底部和实质上垂直于衬底的顶表面的两个侧壁部分。在另一实现中，形成栅电极的金属层中的至少一个可以简单地是实质上平行于衬底的顶表面的平面层并且不包括实质上垂直于衬底的顶表面的侧壁部分。在本公开的另外的实现中，栅电极可由U形结构和平面非U形结构的组合构成。例如，栅电极可由在一个或多个平面非U形层顶上形成的一个或多个U形金属层构成。

正如贯穿本申请所描述的，与栅极线或电极叠层相关联的间隔体可以由适于最终将永久栅极结构与诸如自对准接触的相邻导电接触电隔离或者有助于将永久栅极结构与诸如自对准接触的相邻导电接触隔离的材料组成。例如，在一个实施例中，间隔体由诸如但不限于二氧化硅、氮氧化硅、氮化硅或掺杂碳的氮化硅的电介质材料组成。

在实施例中，本文中描述的方法可以涉及形成非常好地对准现有的栅极图案的接触图案，同时排除使用具有非常严格的配准预算的光刻操作。在一个这样的实施例中，这种方法使能使用固有的高选择性湿法蚀刻（例如与干法或等离子体蚀刻比较）来生成接触开口。在实施例中，通过利用现有的栅极图案结合接触插塞光刻操作来形成接触图案。在一个这样的实施例中，方法使能消除对于如在其他方法中使用的、用来生成接触图案的、以其他方式是关键的光刻操作的需要。在实施例中，沟槽接触网格未被分开图案化，而是相反在多（栅极）线之间形成沟槽接触网格。例如，在一个这样的实施例中，在栅极栅格图案化之后但是在栅极栅格切割之前形成沟槽接触网格。

间距划分处理和图案化方案可被实现以使本文中描述的实施例实现或者可被包括作为本文中描述的实施例的一部分。间距划分图案化典型地指间距二等分、间距四等分等。间距划分方案可适用于FEOL处理、BEOL处理、或者FEOL（器件）和BEOL（金属化）处理两者。根据本文中描述的一个或多个实施例，首先实现光学光刻来以预定义间距印刷单向线（例如或者严格单向或者主要单向）。然后将间距划分处理实现为用来增加线密度的技术。

在实施例中，用于鳍、栅极线、金属线、ILD线或硬掩模线的术语“栅格结构”在本文中被用来指紧密间距栅格结构。在一个这样的实施例中，紧密间距是不能直接通过选择的光刻来实现的。例如，正如本领域已知的，可以首先形成基于选择的光刻的图案，但是可以通过使用间隔体掩模图案化来将间距二等分。甚至进一步地，可通过第二轮间隔体掩模图案化将原始间距四等分。因此，本文中描述的栅格状图案可以具有以实质上一致的间距间隔开并且具有实质上一致的宽度的金属线、ILD线或硬掩模线。例如，在一些实施例中，间距变化将会在百分之十以内，并且宽度变化将会在百分之十以内，以及在一些实施例中，间距变化将会在百分之五以内，并且宽度变化将会在百分之五以内。可以通过间距二等分或间距四等分或其他间距划分方法来制造图案。在实施例中，栅格不必是单间距。

在实施例中，正如贯穿本说明书所使用的，层间电介质（ILD）材料由电介质或绝缘材料的层组成或者包括电介质或绝缘材料的层。合适的电介质材料的示例包括但不限于硅的氧化物（例如二氧化硅（SiO₂））、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域已知的各种低k电介质材料及其组合。可通过诸如例如化学气相沉积（CVD）、物理气相沉积（PVD）的技术或者通过其他沉积方法来形成层间电介质材料。

在实施例中，也正如贯穿本说明书所使用的，金属线或互连线材料（和通孔材料）由一种或多种金属或其他导电结构组成。常见的示例是使用铜线以及结构，所述结构可以包括或者可以不包括铜和周围的ILD材料之间的阻挡层。正如本文中所使用的，术语金属包括多种金属的合金、叠层和其他组合。例如，金属互连线可以包括阻挡层（例如包括Ta、TaN、Ti或TiN中的一种或多种的层）、不同金属或合金的叠层等。因此，互连线可以是单个材料层，或者可以由包括导电衬里层和填充层的若干层形成。诸如电镀、化学气相沉积或物理气相沉积的任何合适的沉积工艺可以被用来形成互连线。在实施例中，互连线由诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金的导电材料组成。互连线在本领域中有时也被称为迹线、导线、线路、金属或简单地被称为互连。

在实施例中，也正如贯穿本说明书所使用的，硬掩模材料由不同于层间电介质材料的电介质材料组成。在一个实施例中，不同的硬掩模材料可被用在不同的区域中，以便提供相对于彼此和相对于下面的介电层和金属层的不同的生长或蚀刻选择性。在一些实施例中，硬掩模层包括硅的氮化物（例如氮化硅）的层或硅的氧化物的层或者两者或者其组合。其他合适的材料可包括碳基材料。在另一实施例中，硬掩模材料包括金属种类（a metalspecies）。例如，硬掩模或其他上覆的材料可以包括钛或另一金属的氮化物（例如氮化钛）的层。在这些层的一个或多个层中可以包括诸如氧的潜在更少量的其他材料。备选地，取决于特定实现，可以使用本领域已知的其他硬掩模层。可以通过CVD、PVD或通过其他沉积方法来形成硬掩模层。

在实施例中，也正如贯穿本说明书所使用的，使用193nm沉浸光刻（i193）、极紫外（EUV）光刻或电子束直写（EBDW）光刻等等来执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是由形貌掩蔽部分、抗反射涂料（ARC）层和光致抗蚀剂层组成的三层掩模。在特定的这样的实施例中，形貌掩蔽部分是碳硬掩模（CHM）层并且抗反射涂料层是硅ARC层。

将会意识到，并非上述工艺的所有方面都需要被实施以属于本公开的实施例的精神和范围。例如，在一个实施例中，在栅极叠层的有源部分的上方制造栅极接触之前，任何时候都不需要形成虚拟栅极。上面描述的栅极叠层实际上可以是如初始形成的永久栅极叠层。而且，本文中描述的工艺可被用来制造一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体（MOS）晶体管或者是双极晶体管。而且，在实施例中，半导体器件具有诸如三栅极器件、独立访问的双栅极器件、FIN-FET、纳米线器件或纳米带器件的三维体系结构。一个或多个实施例对于以10纳米（10nm）技术节点亚-10纳米（10nm）技术节点制造半导体器件可以是特别有用的。

用于FEOL层或结构制造的附加的或中间的操作可以包括诸如光刻、蚀刻、薄膜沉积、平坦化（诸如化学机械抛光（CMP））、扩散、计量、使用牺牲层、使用蚀刻停止层、使用平坦化停止层、或与微电子部件制造相关联的任何其他动作的标准微电子制造工艺。而且，要意识到，可以以备选顺序来实施针对先前工艺流程所描述的工艺操作，不需要执行每一个操作或者可以执行附加的工艺操作，或者两者。

要意识到，在上面的示范性FEOL实施例中，在实施例中，10纳米或亚-10纳米节点处理直接被实现进制造方案和最后得到的结构中作为技术驱动力。在其他实施例中，可由BEOL 10纳米或亚-10纳米处理要求来驱动FEOL考虑因素。例如，用于FEOL层和器件的材料选择和布局可需要适应BEOL处理。在一个这样的实施例中，选择材料选择和栅极叠层体系结构以适应BEOL层的高密度金属化，例如以减小形成在FEOL层中的但是通过BEOL层的高密度金属化而被耦合在一起的晶体管结构中的边缘电容。

本文中公开的实施例可被用来制造各种各样的不同类型的集成电路或微电子器件。这样的集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子器件可被用在本领域中已知的各种各样的电子设备中。例如，在计算机系统（例如桌上型计算机、膝上型计算机、服务器）、蜂窝电话、个人电子设备等中。可以将集成电路与系统中的总线和其他部件耦合。例如，可以通过一个或多个总线将处理器耦合到存储器、芯片组等。可以潜在地使用本文中公开的方法来制造处理器、存储器和芯片组中的每一个。

图7说明了根据本公开的一个实现的计算设备700。计算设备700容纳板702。板702可以包括多个部件，包括但不限于处理器704和至少一个通信芯片706。将处理器704物理并且电耦合到板702。在一些实现中，还将至少一个通信芯片706物理并且电耦合到板702。在另外的实现中，通信芯片706是处理器704的一部分。

取决于其应用，计算设备700可以包括其他部件，所述其他部件可以或者可以不被物理并且电耦合到板702。这些其他部件包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备（诸如硬盘驱动器、光盘（CD）、数字化通用光盘（DVD）等等）。

通信芯片706使能用于到计算设备700的数据传输和来自计算设备700的数据传输的无线通信。术语“无线”和它的派生词可被用来描述可通过使用调制的电磁辐射经由非固态介质来传递数据的电路、设备、系统、方法、技术、通信信道等。术语并不意味着相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含任何导线。通信芯片706可以实现多种无线标准或协议中的任何一种，包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE802.16族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G及以上的任何其他无线协议。计算设备700可以包括多个通信芯片706。例如，第一通信芯片706可以专用于诸如Wi-Fi和蓝牙的更短程无线通信，并且第二通信芯片706可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等的更长程无线通信。

计算设备700的处理器704包括封装在处理器704内的集成电路管芯。在本公开的实施例的一些实现中，处理器的集成电路管芯包括诸如根据本公开的实现构建的集成电路结构的一个或多个结构。术语“处理器”可以指处理来自寄存器或存储器或两者的电子数据以将该电子数据转换成可被存储在寄存器或存储器或两者中的其他电子数据的任何设备或设备的一部分。

通信芯片706还包括封装在通信芯片706内的集成电路管芯。根据本公开的另一实现，根据本公开的实现来构建通信芯片的集成电路管芯。

在另外的实现中，容纳在计算设备700内的另一部件可以包含根据本公开的实施例的实现构建的集成电路管芯。

在各种实施例中，计算设备700可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理（PDA）、超级移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录器。在另外的实现中，计算设备700可以是处理数据的任何其他电子设备。

图8说明了包括本公开的一个或多个实施例的中介层（interposer）800。中介层800是用来将第一衬底802桥接到第二衬底804的居间衬底。第一衬底802可以是例如集成电路管芯。第二衬底804可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，中介层800的目的是将连接扩展到更宽的间距或者将连接重新布线到不同的连接。例如，中介层800可以将集成电路管芯耦合到球栅阵列（BGA）806，所述球栅阵列（BGA）806随后可以被耦合到第二衬底804。在一些实施例中，第一和第二衬底802/804被附接到中介层800的相反两侧。在其他实施例中，第一和第二衬底802/804被附接到中介层800的相同侧。并且，在另外的实施例中，通过中介层800来互连三个或多于三个衬底。

中介层800可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在另外的实现中，中介层800可以由备选的刚性或柔性材料形成，所述备选的刚性或柔性材料可以包括诸如硅、锗、以及其他III-V族和IV族材料的、上面描述的供半导体衬底之用的相同材料。

中介层800可以包括金属互连808和通孔810，包括但不限于硅通孔（TSV）812。中介层800可进一步包括嵌入式器件814，所述嵌入式器件814包括无源器件和有源器件两者。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电（ESD）器件。也可以在中介层800上形成诸如射频（RF）器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件的更复杂的器件。根据本公开的实施例，本文中公开的装置或工艺可被用在中介层800的制造中或者用在中介层800中包括的部件的制造中。

图9是根据本公开的实施例的采用根据本文中描述的一个或多个工艺制造的或者包括本文中描述的一个或多个特征的集成电路（IC）的移动计算平台900的等距视图。

移动计算平台900可以是被配置用于电子数据显示、电子数据处理和无线电子数据传输中的每一种的任何便携式设备。例如，移动计算平台900可以是平板计算机、智能电话、膝上型计算机等中的任何一个并且包括在示范性实施例中是触摸屏（电容性、电感性、电阻性等）的显示屏905、芯片级（SoC）或封装级集成系统910、以及电池913。正如所说明的，由更高晶体管封装密度使能的系统910中的集成水平越大，移动计算平台900的可被电池913或非易失性存储装置（诸如固态驱动器）占据的部分就越大，或者用于改进的平台功能性的晶体管栅极计数就越大。类似地，系统910中的每个晶体管的载流子迁移率越大，功能性就越大。同样地，本文中描述的技术可以使能移动计算平台900中的性能和形状因子改进。

在展开图920中进一步说明了集成系统910。在示范性实施例中，封装的器件977包括根据本文中描述的一个或多个工艺制造的或者包括本文中描述的一个或多个特征的至少一个存储器芯片（例如RAM）或至少一个处理器芯片（例如多核微处理器和/或图形处理器）。封装的器件977连同功率管理集成电路（PMIC）915、包括宽带RF（无线）发射器和/或接收器（例如包括数字基带以及模拟前端模块进一步包括发射路径上的功率放大器和接收路径上的低噪声放大器）的RF（无线）集成电路（RFIC）925以及其中的控制器911当中的一个或多个被进一步耦合到板960。功能上，PMIC 915执行电池功率调节、DC到DC转换等，并且因此具有耦合到电池913的输入以及具有将电流源提供给所有其他功能模块的输出。正如进一步说明的，在示范性实施例中，RFIC 925具有耦合到天线的输出以提供实现多个无线标准或协议中的任何一个，包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G及以上的任何其他无线协议。在备选实现中，这些板级模块中的每一个可被集成到耦合至封装的器件977的封装衬底的单独IC上或者被集成在耦合至封装的器件977的封装衬底的单个IC（SoC）内。

在另一方面，半导体封装被用于保护集成电路（IC）芯片或管芯，并且还被用来给管芯提供到外部电路系统的电接口。随着对于更小电子设备的日益增长的需求，半导体封装被设计成甚至更紧凑并且必须支持更大的电路密度。此外，对于更高性能器件的需求导致对于使能与后续组装处理兼容的薄封装轮廓和低整体翘曲的改进的半导体封装的需要。

在实施例中，使用了到陶瓷或有机封装衬底的引线接合。在另一实施例中，使用C4工艺来将管芯安装到陶瓷或有机封装衬底。特别地，可以实现C4焊球连接以提供半导体器件和衬底之间的倒装芯片互连。倒装芯片或受控塌陷芯片连接（C4）是用于诸如集成电路（IC）芯片、MEMS或部件的半导体器件的安装类型，所述安装类型利用焊料凸块而不是引线接合。焊料凸块被沉积在位于衬底封装的顶侧上的C4焊盘上。为了将半导体器件安装到衬底上，将其翻转，其中有源侧在安装面积上正面朝下。焊料凸块被用来将半导体器件直接连接到衬底。

图10说明了根据本公开的实施例的倒装芯片安装的管芯的横截面图。

参考图10，根据本公开的实施例，装置1000包括根据本文中描述的一个或多个工艺制造的或者包括本文中描述的一个或多个特征的诸如集成电路（IC）的管芯1002。管芯1002包括在其上的金属化焊盘1004。诸如陶瓷或有机衬底的封装衬底1006包括在其上的连接1008。通过耦合到金属化焊盘1004和连接1008的焊球1010电连接管芯1002和封装衬底1006。未填满的材料1012围绕焊球1010。

处理倒装芯片可以类似于常规IC制造，具有一些附加的操作。接近制造工艺结束，附接焊盘被金属化以使它们更能接纳焊料。这典型地由若干处理构成。接着在每个金属化焊盘上沉积小的焊点。然后照常从晶片切下芯片。为了将倒装芯片附接到电路中，将芯片倒置以将焊点向下带到下面的电子器件或电路板上的连接器上。然后典型地使用超声或备选地回流焊接工艺使焊料再熔化以产生电连接。这也在芯片的电路系统和下面的安装之间留下了小的空间。在大多数情况下，电绝缘粘合剂接着被“未填满”以提供更强的机械连接，提供热桥，并且确保焊接接头不会由于芯片和系统的其余部分的差异加热而被加压力。

在其他实施例中，根据本公开的实施例，实现诸如硅通孔（TSV）和硅中介层的更新的封装和管芯到管芯互连方法，以制造合并了根据本文中描述的一个或多个工艺制造的或者包括本文中描述的一个或多个特征的集成电路（IC）的高性能多芯片模块（MCM）和系统级封装（SiP）。

因此，本公开的实施例包括具有源极或漏极结构的集成电路结构，源极或漏极结构带有高磷掺杂物浓度，并且描述了制造具有带有高磷掺杂物浓度的源极或漏极结构的集成电路结构的方法。

尽管上面已经描述了具体实施例，但是这些实施例不是用来限制本公开的范围的，即使其中仅关于特定特征描述了单个实施例。除非另有说明，本公开中提供的特征的示例规定为说明性的而非限制性的。上面的描述用来覆盖如对于受益于本公开的本领域技术人员而言将是显而易见的这样的备选、修改和等效物。

本公开的范围包括本文中（或者明确地或者隐含地）公开的任何特征或者特征的组合或者其中的任何概括，无论其是否减轻了本文中解决的任何问题或所有问题。因此，在本申请（或向其要求优先权的申请）的审查期间，可以将新的权利要求明确表达为特征的任何这样的组合。特别地，参考所附的权利要求，来自从属权利要求的特征可以与独立权利要求的那些特征组合，并且可以以任何适当的方式而不仅仅是以所附的权利要求中列举的特定组合来组合来自相应独立权利要求的特征。

下面的示例属于进一步的实施例。可以将不同实施例的各种特征与所包括的一些特征以及所排除的其他特征以不同的方式进行组合以适合各种各样不同的应用。

示例实施例1：一种集成电路结构包括具有下部鳍部分和上部鳍部分的鳍。栅极叠层在鳍的上部鳍部分的上方，栅极叠层具有与第二侧相对的第一侧。第一源极或漏极结构包括在栅极叠层的第一侧处嵌入鳍中的外延结构。第二源极或漏极结构包括在栅极叠层的第二侧处嵌入鳍中的外延结构。第一源极或漏极结构和第二源极或漏极结构的外延结构中的每一个包括硅和磷，磷在硅的核心区域中具有的原子浓度大于磷在硅的外围区域中具有的原子浓度。硅的核心区域横向地处在硅的外围区域之内和之上，并且在第一源极或漏极结构和第二源极或漏极结构的外延结构中的每一个的顶部处暴露硅的核心区域。

示例实施例2：根据示例实施例1的集成电路结构，其中硅的核心区域中的磷的原子浓度大于5E21原子/厘米³。

示例实施例3：根据示例实施例1或2的集成电路结构，其中硅的外围区域中的磷的原子浓度小于4E21原子/厘米³。

示例实施例4：根据示例实施例1、2或3的集成电路结构，其中外延结构中的每一个的顶部处的核心区域的磷的原子浓度大于6E21原子/厘米³并且渐次变化到在外延结构中的每一个的底部处的外围区域中小于2E21原子/厘米³。

示例实施例5：根据示例实施例1、2、3或4的集成电路结构，其中第一源极或漏极结构和第二源极或漏极结构具有小于大约0.4mOhm·cm的电阻率。

示例实施例6：根据示例实施例1、2、3、4或5的集成电路结构，其中下部鳍部分包括下面的大块单晶硅衬底的一部分。

示例实施例7：根据示例实施例1、2、3、4、5或6的集成电路结构，进一步包括分别沿着栅极叠层的第一侧和第二侧的第一电介质栅极侧壁间隔体和第二电介质栅极侧壁间隔体。

示例实施例8：根据示例实施例1、2、3、4、5、6或7的集成电路结构，进一步包括在第一源极或漏极结构的外延结构上的第一导电接触，以及在第二源极或漏极结构的外延结构上的第二导电接触。

示例实施例9：根据示例实施例8的集成电路结构，其中第一导电接触和第二导电接触分别在第一源极或漏极结构和第二源极或漏极结构的外延结构中的部分凹槽中。

示例实施例10：一种集成电路结构包括具有下部鳍部分和上部鳍部分的鳍。栅极叠层在鳍的上部鳍部分的上方，栅极叠层具有与第二侧相对的第一侧。第一源极或漏极结构包括在栅极叠层的第一侧处嵌入鳍中的外延结构，所述外延结构具有下部半导体层和下部半导体层上的覆盖半导体层。第二源极或漏极结构包括在栅极叠层的第二侧处嵌入鳍中的外延结构，所述外延结构具有下部半导体层和下部半导体层上的覆盖半导体层。第一源极或漏极结构和第二源极或漏极结构的外延结构中的每一个的下部半导体层包括硅和磷。磷在硅的核心区域中具有的原子浓度大于磷在硅的外围区域中具有的原子浓度。硅的核心区域横向地处在硅的外围区域之内和之上。在第一源极或漏极结构和第二源极或漏极结构的外延结构中的每一个外延结构的半导体层的顶部处暴露硅的核心区域。

示例实施例11：根据示例实施例10的集成电路结构，其中硅的核心区域中的磷的原子浓度大于5E21原子/厘米³。

示例实施例12：根据示例实施例10或11的集成电路结构，其中硅的外围区域中的磷的原子浓度小于4E21原子/厘米³。

示例实施例13：根据示例实施例10、11或12的集成电路结构，其中在外延结构中的每一个的顶部处的核心区域的磷的原子浓度大于6E21原子/厘米³并且渐次变化到在外延结构中的每一个的底部处的外围区域中小于2E21原子/厘米³。

示例实施例14：根据示例实施例10、11、12或13的集成电路结构，其中第一源极或漏极结构和第二源极或漏极结构具有小于大约0.4mOhm·cm的电阻率。

示例实施例15：根据示例实施例10、11、12、13或14的集成电路结构，其中下部鳍部分包括下面的大块单晶硅衬底的一部分。

示例实施例16：根据示例实施例10、11、12、13、14或15的集成电路结构，进一步包括分别沿着栅极叠层的第一侧和第二侧的第一电介质栅极侧壁间隔体和第二电介质栅极侧壁间隔体。

示例实施例17：根据示例实施例10、11、12、13、14、15或16的集成电路结构，进一步包括在第一源极或漏极结构的覆盖半导体层上的第一导电接触；以及在第二源极或漏极结构的覆盖半导体层上的第二导电接触。

示例实施例18：根据示例实施例17的集成电路结构，其中第一导电接触和第二导电接触分别在第一源极或漏极结构和第二源极或漏极结构的覆盖半导体层中的部分凹槽中。

示例实施例19：一种计算设备包括板和耦合到板的部件。所述部件包括集成电路结构。所述集成电路结构包括具有下部鳍部分和上部鳍部分的鳍。栅极叠层在鳍的上部鳍部分的上方，栅极叠层具有与第二侧相对的第一侧。第一源极或漏极结构包括在栅极叠层的第一侧处嵌入鳍中的外延结构。第二源极或漏极结构包括在栅极叠层的第二侧处嵌入鳍中的外延结构。第一源极或漏极结构和第二源极或漏极结构的外延结构中的每一个包括硅和磷，磷在硅的核心区域中具有的原子浓度大于磷在硅的外围区域中具有的原子浓度。硅的核心区域横向地处在硅的外围区域之内和之上，并且在第一源极或漏极结构和第二源极或漏极结构的外延结构中的每一个的顶部处暴露硅的核心区域。

示例实施例20：根据示例实施例19的计算设备，进一步包括耦合到板的存储器。

示例实施例21：根据示例实施例19或20的计算设备，进一步包括耦合到板的通信芯片。

示例实施例22：根据示例实施例19、20或21的计算设备，进一步包括耦合到板的相机。

示例实施例23：根据示例实施例19、20、21或22的计算设备，进一步包括耦合到板的电池。

示例实施例24：根据示例实施例19、20、21、22或23的计算设备，进一步包括耦合到板的天线。

示例实施例25：根据示例实施例19、20、21、22、23或24的计算设备，其中所述部件是封装的集成电路管芯。