可动态调整的时钟路径电路
阅读说明：本技术 可动态调整的时钟路径电路 (Dynamically adjustable clock path circuit ) 是由 赖振安 陈俊晟 于 2021-08-31 设计创作，主要内容包括：本发明公开了一种可动态调整的时钟路径电路包括：由n级时钟延迟单元串联而成的时钟延迟链。第1级时钟延迟单元的输入端连接时钟输入信号。第k级时钟延迟单元的输入端连接第(k-1)级时钟延迟单元的输出端。时钟输入信号连接到第一多路选择器的输入端。各级时钟延迟单元的输出端通过对应的选择开关连接到第一多路选择器的输入端；从时钟输入信号和各级延迟信号中选择一个信号作为时钟输出信号。各选择开关的控制信号以及第一多路选择器的选择信号通过延迟链控制电路控制,以实现对时钟输出信号的相位的动态调整。本发明能对时钟输出信号的相位进行动态调整,能应用于双端口静态存储器的可测试设计电路中并实现对双端口静态存储器进行有效且快速的测试和特性分析。(The invention discloses a clock path circuit capable of being dynamically adjusted, which comprises: the clock delay chain is formed by connecting n stages of clock delay units in series. The input end of the 1 st stage clock delay unit is connected with a clock input signal. The input end of the kth stage clock delay unit is connected with the output end of the (k-1) th stage clock delay unit. The clock input signal is connected to the input of the first multiplexer. The output end of each level of clock delay unit is connected to the input end of the first multiplexer through a corresponding selection switch; one signal is selected from the clock input signal and the delayed signals of each stage as a clock output signal. The control signal of each selection switch and the selection signal of the first multiplexer are controlled by a delay chain control circuit to realize the dynamic adjustment of the phase of the clock output signal. The invention can dynamically adjust the phase of the clock output signal, can be applied to a testable design circuit of the dual-port static memory and realizes effective and rapid test and characteristic analysis of the dual-port static memory.)
技术领域
本发明涉及一种半导体集成电路，特别涉及一种可动态调整的时钟路径电路。
背景技术
双端口(DP)静态存储器(SRAM)在集成电路中被广泛的应用在并行计算和不同频域中数据交换。如图1所示，是现有双端口SRAM的存储单元结构的电路图；包括由上拉管PU1和下拉管PD1组成的第一反相器以及由上拉管PU2和下拉管PD2组成的第二反相器，第一反相器的输出端和第二反相器的输入端连接且连接点形成存储节点Q，第一反相器的输入端和第二反相器的输出端连接且连接点形成存储节点QB。第一端口包括选择管PG1和PG3组成，第二端口包括选择管PG2和PG4；第一端口的一对位线为BLA和/BLA，字线为WLA；第二端口的一对位线为BLB和/BLB，字线为WLB。第一端口通常也称为A端口，第二端口通常称为B端口。
双端口静态存储器主要是在单端口的静态存储器基础上多了一个端口，它与单端口的静态存储器在本质上相同，因此在读写所面临的限制也类似。
由于双端口静态存储器支持在同一时间对某一个地址，经由不同的的端口读或写，这种操作方式使得写的alpha ratio和beta ratio比起单端口的静态存储器更加恶化。alpha ratio为上拉管和下拉管之间的Idsat即饱和漏电流的比值；beta ratio为下拉管和选择管之间的Idsat即饱和漏电流的比值。
如图2所示，是图1所示电路中节点Q出现地弹现象时的信号曲线；以通过一个端口的读值操作为例，数据存值为0时即存储节点Q为0时，在字线WL打开时即图1中的WLA和WLB中的一个打开时，原本为0的存储节点Q，因为分压原理而出现类似地弹(ground bounce)的现象。图2中的BL和BLB的位线对为BLA和/BLA位线对以及BLB和/BLB位线对中的一个。
由于一个端口读取时就会出现地弹现象，两个端口同时读取同一个位址时，此现象将更为恶化。
地弹现象使得操作电压VCC无法一直降低，在特性分析时，如何有效求出真正意义上的最低操作电压VCCMIN，才是最重要的任务。
如图3所示，是现有双端口SRAM的结构图；双端口SRAM即DP SRAM201包括存储阵列202、写入电路203、读取电路204、控制电路(controller)205和地址解码器(AddressDecoder)206。
存储阵列202中包括多个存储单元2021，存储单元2021的结构请参考图1所示。
写入电路203包括多个列对应的子写入电路2031。读取电路204包括多个列对应的子读取电路2041。
图3中，存储阵列202的各列分别用Col.1、Col.2···Col.L表示；第一端口的一对位线分别用BL1A和BL1A’、BL2A和BL2A’···BLLA和BLLA’表示，字线分别用WL1A、WL2A···WLMA表示；第二端口的一对位线分别用BL1B和BL1B’、BL2B和BL2B’···BLLB和BLLB’表示，字线分别用WL1B、WL2B···WLMB表示；存储单元2021分别用C加列和行组成的下标表示，具体请参考图3所示，如第一列第一行对应的存储单元2021为C1,1。
A端口的地址为ADDRA，B端口的地址为ADDRB.
A端口的读写控制信号用RWBA表示，B端口的读写控制信号用RWBB表示。
A端口的L位写信号用WDataA[1:L]表示，B端口的L位写信号用WDataB[1:L]表示。
A端口的L位读取信号用RDataA[1:L]表示，B端口的L位读取信号用RDataB[1:L]表示。
由于A,B端口有各自的时钟信号和输入输出信号，要在真正的同时存取同一个位址，还必须考虑在SoC芯片时，A/B端口的两时钟信号的传递延时，仅仅是测试信号的同步，并不是真正的同时。而现有测试方法中仅考虑测试信号的同步。
如图4所示，是现有双端口SRAM的测试方法中最找出最差情形(Worst Case)下的最低操作电压的二维SHMOO图；目前业界的作法是利用二维SHMOO，找出Worst Case的最低操作电压。图4中，虚线103对应于最佳情形(Best Case)，虚线104对应于Worst Case。而实际的测试数据显示，双端口的worst case比起单端的读写worst case的最低操作电压可能高上100mV。
然而，此种作法非常耗时，而且由于测试机所造成的信号间延时不同，测试的范围必需加大，图4中标记104对应的大括号范围内都需要进行测试，故测试范围大，会非常耗时。而单纯由版图上信号线长度估算的时延差异，没有参考作用。
发明内容
本发明所要解决的技术问题是提供一种可动态调整的时钟路径电路，能对时钟输出信号的相位进行动态调整，能应用于双端口静态存储器的可测试设计电路(DFT)中并实现对双端口静态存储器进行有效且快速的测试和特性分析。
为解决上述技术问题，本发明提供的可动态调整的时钟路径电路包括：
由n级时钟延迟单元串联而成的时钟延迟链，n大于1。
第1级时钟延迟单元的输入端连接时钟输入信号。
第k级时钟延迟单元的输入端连接第(k-1)级时钟延迟单元的输出端，2≤k≤n。
所述时钟输入信号连接到第一多路选择器的输入端。
各级所述时钟延迟单元的输出端通过对应的选择开关连接到所述第一多路选择器的输入端；各级所述时钟延迟单元的输出端输出所述时钟输入信号的各级延迟信号，所述第一多路选择器从所述时钟输入信号和所述时钟输入信号的各级延迟信号中选择一个信号作为时钟输出信号。
各所述选择开关的控制信号以及所述第一多路选择器的选择信号通过延迟链控制电路控制，以实现对所述时钟输出信号的相位的动态调整。
进一步的改进是，所述选择开关的数量为(n-1)个，第k级时钟延迟单元的输入端和输出端之间连接一个所述选择开关。
所述第一多路选择器包括两个输入端，所述第一多路选择器的第一输入端连接所述时钟输入信号，所述第一多路选择器的第二输入端连接第n级时钟延迟单元的输出端。
进一步的改进是，各级所述时钟延迟单元的结构相同且延时相同。
进一步的改进是，各级所述时钟延迟单元都由偶数个反相器串联而成。
进一步的改进是，各级所述时钟延迟单元都由2个反相器串联而成。
进一步的改进是，时钟路径电路应用于双端口静态存储器的可测试设计电路中。
所述可测试设计电路中包括两条所述时钟路径电路，两条所述时钟路径电路分别为第一时钟路径电路和第二时钟路径电路，令所述第一时钟路径电路的时钟输出信号为第一时钟输出信号，所述第二时钟路径电路的时钟输出信号为第二时钟输出信号，所述第一时钟路径电路的时钟输入信号为第一时钟输入信号，所述第二时钟路径电路的时钟输入信号为第二时钟输入信号。
对所述双端口静态存储器进行测试时，所述双端口静态存储器的第一端口的时钟输入端连接所述第一时钟输出信号，所述双端口静态存储器的第二端口的时钟输入端连接所述第二时钟输出信号，通过在测试中动态调整所述第一时钟输出信号的相位以及所述第二时钟输出信号的相位调节所述双端口静态存储器的第一端口和第二端口间的端口时钟信号的延时。
进一步的改进是，对所述双端口静态存储器进行测试包括找出最差情形下的最低操作电压，最差情形对应于所述双端口静态存储器的第一端口和第二端口同时存取同一个位址，通过不断调整所述第一时钟输出信号的相位以及所述第二时钟输出信号的相位使所述双端口静态存储器的第一端口和第二端口的端口时钟信号的相位相同并从而达到所述双端口静态存储器的第一端口和第二端口同时存取同一个位址。
进一步的改进是，所述可测试设计电路还包括两个第二多路选择器，第一个所述第二多路选择器的两个输入端分别连接第一时钟信号和第二时钟信号，第二个所述第二多路选择器的两个输入端分别连接第二时钟信号和地。
第一个所述第二多路选择器的输出端连接所述所述第一时钟路径电路的输入端并提供所述第一时钟输入信号。
第二个所述第二多路选择器的输出端连接所述所述第二时钟路径电路的输入端并提供所述第二时钟输入信号。
进一步的改进是，所述双端口静态存储器正常工作时，第一个所述第二多路选择器选择第一时钟信号作为所述第一时钟输入信号，第二个所述第二多路选择器选择第二时钟信号作为所述第二时钟输入信号，所述第一时钟路径电路的所述第一多路选择器选择所述第一时钟输入信号作为所述第一时钟输出信号，所述第二时钟路径电路的所述第一多路选择器选择所述第二时钟输入信号作为所述第二时钟输出信号。
进一步的改进是，所述双端口静态存储器测试时，第一个所述第二多路选择器选择第二时钟信号作为所述第一时钟输入信号，第二个所述第二多路选择器选择第二时钟信号作为所述第二时钟输入信号，所述第一时钟路径电路的所述第一多路选择器选择所述第一时钟输入信号对应级的延迟信号作为所述第一时钟输出信号，所述第二时钟路径电路的所述第一多路选择器选择所述第二时钟输入信号作为所述第二时钟输出信号。
进一步的改进是，所述延迟链控制电路通过(n-1)位的数字信号信号控制(n-1)个所述选择开关。
进一步的改进是，各所述第一多路选择器的选择信号通过所述延迟链控制电路提供的1位的数字信号提供。
进一步的改进是，各所述第二多路选择器的选择信号通过所述延迟链控制电路提供的1位的数字信号提供。
进一步的改进是，所述可测试设计电路植入于所述双端口静态存储器的内部；或者，所述可测试设计电路放置在所述双端口静态存储器的内建自我测试电路中。
进一步的改进是，在版图上所述可测试设计电路中的两条所述时钟路径电路完全对称且相同。
本发明的时钟路径电路能对时钟输出信号的相位进行动态调整，在多端口中有利于对多端口之间的时钟波的相位进行控制并使得不同端口之间的时钟波相位能快速相同。
本发明可动态调整的时钟路径电路能应用于双端口静态存储器的可测试设计电路中通过时钟路径电路的设置如通过两条时钟路径电路的设置能使双端口静态存储器的两个端口的时钟波尽可能无时延，从而能实现对双端口静态存储器进行有效且快速的测试和特性分析，能使找到最差情形下的最低操作电压的测试时间得以有效的降低。
本发明能在版图上使可测试设计电路中的两条所述时钟路径电路完全对称且相同，且在启动DFT即可测试设计电路时强制使用其中的一个时钟波当作输入以减少外部的绕线造成的时延，如此一来双端口静态存储器的两端口同时存取相同位址的时延便大幅减小，延时链的长度也可以有效减少，能进一步提高特性分析测试的速率。
附图说明
下面结合附图和
具体实施方式
对本发明作进一步详细的说明：
图1是现有双端口SRAM的存储单元结构的电路图；
图2是图1所示电路中节点Q出现地弹现象时的信号曲线；
图3是现有双端口SRAM的结构图；
图4是现有双端口SRAM的测试方法中最找出最差情形下的最低操作电压的二维SHMOO图；
图5是本发明实施例可动态调整的时钟路径电路的电路结构图；
图6是本发明实施例可动态调整的时钟路径电路应用于双端口静态存储器的可测试设计电路后的电路结构图；
图7是图6中双端口SRAM中一个端口测试时的信号曲线；
图8是图6中的可测试设计电路的电路图；
图9是采用本发明实施例双端口SRAM的可测试设计电路进行测试最找出最差情形下的最低操作电压的二维SHMOO图。
具体实施方式
如图5所示，是本发明实施例可动态调整的时钟路径电路301的电路结构图；本发明实施例可动态调整的时钟路径电路301包括：
由n级时钟延迟单元302串联而成的时钟延迟链，n大于1。
第1级时钟延迟单元302的输入端连接时钟输入信号CLKIN。
第k级时钟延迟单元302的输入端连接第(k-1)级时钟延迟单元302的输出端，2≤k≤n。
所述时钟输入信号CLKIN连接到第一多路选择器303的输入端。
各级所述时钟延迟单元302的输出端通过对应的选择开关304连接到所述第一多路选择器303的输入端；各级所述时钟延迟单元302的输出端输出所述时钟输入信号CLKIN的各级延迟信号，所述第一多路选择器303从所述时钟输入信号CLKIN和所述时钟输入信号CLKIN的各级延迟信号中选择一个信号作为时钟输出信号CLKOUT。
各所述选择开关304的控制信号以及所述第一多路选择器303的选择信号SEL1通过延迟链控制电路控制，以实现对所述时钟输出信号CLKOUT的相位的动态调整。
所述选择开关304的数量为(n-1)个，第k级时钟延迟单元302的输入端和输出端之间连接一个所述选择开关304。即所述选择开关304包括(n-1)个。所述延迟链控制电路通过(n-1)位的数字信号信号控制(n-1)个所述选择开关304。图5中显示了3位所述选择开关304的控制信号即S0、S1和S2。
所述第一多路选择器303包括两个输入端，所述第一多路选择器303的第一输入端连接所述时钟输入信号CLKIN，所述第一多路选择器303的第二输入端连接第n级时钟延迟单元302的输出端。
所述第一多路选择器303的选择信号SEL1通过所述延迟链控制电路提供的1位的数字信号提供。
本发明实施例中，各级所述时钟延迟单元302的结构相同且延时相同。
各级所述时钟延迟单元302都由偶数个反相器串联而成。较佳为，各级所述时钟延迟单元302都由2个反相器串联而成。
如图6所示，是本发明实施例可动态调整的时钟路径电路应用于双端口静态存储器的可测试设计电路305后的电路结构图；时钟路径电路301应用于双端口静态存储器的可测试设计电路305中。
所述可测试设计电路305中包括两条所述时钟路径电路301，两条所述时钟路径电路301分别为第一时钟路径电路301a和第二时钟路径电路301b，令所述第一时钟路径电路301a的时钟输出信号CLKOUT为第一时钟输出信号CLKOUT1，所述第二时钟路径电路301b的时钟输出信号CLKOUT为第二时钟输出信号CLKOUT2，所述第一时钟路径电路301a的时钟输入信号CLKIN为第一时钟输入信号CLKIN1，所述第二时钟路径电路301b的时钟输入信号CLKIN为第二时钟输入信号CLKIN2。
对所述双端口静态存储器进行测试时，所述双端口静态存储器的第一端口的时钟输入端连接所述第一时钟输出信号CLKOUT1，所述双端口静态存储器的第二端口的时钟输入端连接所述第二时钟输出信号CLKOUT2，通过在测试中动态调整所述第一时钟输出信号CLKOUT1的相位以及所述第二时钟输出信号CLKOUT2的相位调节所述双端口静态存储器的第一端口和第二端口间的端口时钟信号ACLK和BCLK的延时。ACLK表示第一端口的端口时钟信号，BCLK表示第二端口的端口时钟信号。
对所述双端口静态存储器进行测试包括找出最差情形下的最低操作电压，最差情形对应于所述双端口静态存储器的第一端口和第二端口同时存取同一个位址，通过不断调整所述第一时钟输出信号CLKOUT1的相位以及所述第二时钟输出信号CLKOUT2的相位使所述双端口静态存储器的第一端口和第二端口的端口时钟信号的相位相同并从而达到所述双端口静态存储器的第一端口和第二端口同时存取同一个位址。
如图8所示，是图6中的可测试设计电路的电路图；较佳选择为，所述可测试设计电路305还包括两个第二多路选择器，第一个所述第二多路选择器306a的两个输入端分别连接第一时钟信号CLK1和第二时钟信号CLK2，第二个所述第二多路选择器306b的两个输入端分别连接第二时钟信号CLK2和地。
第一个所述第二多路选择器306a的输出端连接所述所述第一时钟路径电路301a的输入端并提供所述第一时钟输入信号CLKIN1。
第二个所述第二多路选择器306b的输出端连接所述所述第二时钟路径电路301b的输入端并提供所述第二时钟输入信号CLKIN2。
各所述第二多路选择器的选择信号通过所述延迟链控制电路提供的1位的数字信号提供。第一个所述第二多路选择器306a的选择信号为信号SEL2，第二个所述第二多路选择器306b的选择信号为信号SEL3。
所述双端口静态存储器正常工作时，第一个所述第二多路选择器306a选择第一时钟信号CLK1作为所述第一时钟输入信号CLKIN1，第二个所述第二多路选择器306b选择第二时钟信号CLK2作为所述第二时钟输入信号CLKIN2，所述第一时钟路径电路301a的所述第一多路选择器303选择所述第一时钟输入信号CLKIN1作为所述第一时钟输出信号CLKOUT1，所述第二时钟路径电路301b的所述第一多路选择器303选择所述第二时钟输入信号CLKIN2作为所述第二时钟输出信号CLKOUT2。
所述双端口静态存储器测试时，第一个所述第二多路选择器306a选择第二时钟信号CLK2作为所述第一时钟输入信号CLKIN1，第二个所述第二多路选择器306b选择第二时钟信号CLK2作为所述第二时钟输入信号CLKIN2，所述第一时钟路径电路301a的所述第一多路选择器303选择所述第一时钟输入信号CLKIN1对应级的延迟信号作为所述第一时钟输出信号CLKOUT1，所述第二时钟路径电路301b的所述第一多路选择器303选择所述第二时钟输入信号CLKIN2作为所述第二时钟输出信号CLKOUT2。
图8中信号Ctr1中包括了所述第一时钟路径电路301a的(n-1)位所述选择开关304的控制信号即S0、S1直至S(n-1)以及所述第一时钟路径电路301a的选择信号SEL1；信号Ctr2中包括了所述第二时钟路径电路301b的(n-1)位所述选择开关304的控制信号即S0、S1直至S(n-1)以及所述第二时钟路径电路301b的选择信号SEL1。
图8的各信号中，SEL3保持为1；在所述双端口静态存储器正常工作时SEL2为1，在测试时SEL2为0。
信号Ctr1中，所述第一时钟路径电路301a的(n-1)位所述选择开关304的控制信号S0、S1直至S(n-1)根据需要调节；在所述双端口静态存储器正常工作时所述第一时钟路径电路301a的SEL1为1，在测试时所述第一时钟路径电路301a的SEL1为0。
信号Ctr2中，所述第二时钟路径电路301b的SEL1保持为1，所述第二时钟路径电路301b的(n-1)位所述选择开关304的控制信号S0、S1直至S(n-1)的值不需要考虑。这样，BCLK一直取第二信号CLK2；ACLK则在工作时取第一信号CLK1以及在测试时取第二信号CLK2的延迟信号，这样BCLK和ACKL之间的延迟由第二信号CLK2和第二信号CLK2的延迟信号决定。也能对电路进行对称设置，使得，ACLK一直取第一信号CLK1，BCLK则在工作时取第二信号CLK2以及在测试时取第一信号CLK1的延迟信号。
所述可测试设计电路305植入于所述双端口静态存储器的内部；或者，所述可测试设计电路305放置在所述双端口静态存储器的内建自我测试电路中。
在版图上所述可测试设计电路305中的两条所述时钟路径电路301完全对称且相同。
如图9所示，是采用本发明实施例双端口SRAM的可测试设计电路进行测试最找出最差情形下的最低操作电压的二维SHMOO图，由于本发明实施例能最大可能实现ACLK和BCLK的同时即同相位，故仅需测试标记501对应的范围即可；和图4相比，测试范围得到大大较小，测试速率也会增加。
如图6所示，是本发明实施例可动态调整的时钟路径电路应用于双端口静态存储器的可测试设计电路后的电路结构图；A端口和B端口的地址信号A/B Address会输入到地址缓冲器(Address Buffer)406中，两个端口时钟信号ACLK和BCLK分别有第一时钟信号CLK1和第二时钟信号CLK2通过所述可测试设计电路305形成。
地址缓冲器406会将地址分别输入到列解码器(Column Decoder)402和行解码器(Row Decoder)403进行解码，用于选择存储阵列(Memory Array)401中的存储单元。
读写控制信号Read/Write Control控制读写；写入时需要采用驱动电路(Driver)405进行驱动，读取时需要采用灵敏放大器(sense Amplifier)404进行信号放大。
如图7所示，是图6中双端口SRAM中一个端口测试时的信号曲线；以B端口为例：
图7中的时钟信号CLK对应于BCLK，TBPWH为CLK的高脉冲宽度，TBPWL为CLK的低脉冲宽度；
信号ADRR表示地址信号如图6中的B Address，TBACK表示信号ADRR的起始位置和CLK的上升沿之间的时间间隔；
信号DIN表示输入数据信号，TBDCK表示信号DIN的起始位置和CLK的上升沿之间的时间间隔；
信号DOUT表示输出数据信号，TBCKO表示CLK的上升沿和信号DOUT的起始位置之间的时间间隔；
信号WE为读写控制信号包括写即WRITE控制信号和READ控制信号，TBWCK表示信号WE的WRITE控制信号的起始位置和CLK的上升沿之间的时间间隔。
由图7所示可知，读写过程中的各信号都需要通过时钟信号CLK进行控制。
本发明实施例的时钟路径电路301能对时钟输出信号CLKOUT的相位进行动态调整，在多端口中有利于对多端口之间的时钟波的相位进行控制并使得不同端口之间的时钟波相位能快速相同。
本发明实施例可动态调整的时钟路径电路301能应用于双端口静态存储器的可测试设计电路305中通过时钟路径电路301的设置如通过两条时钟路径电路301的设置能使双端口静态存储器的两个端口的时钟波尽可能无时延，从而能实现对双端口静态存储器进行有效且快速的测试和特性分析，能使找到最差情形下的最低操作电压的测试时间得以有效的降低。
本发明实施例能在版图上使可测试设计电路305中的两条所述时钟路径电路301完全对称且相同，且在启动DFT即可测试设计电路305时强制使用其中的一个时钟波当作输入以减少外部的绕线造成的时延，如此一来双端口静态存储器的两端口同时存取相同位址的时延便大幅减小，延时链的长度也可以有效减少，能进一步提高特性分析测试的速率。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
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