具体实施方式

存储器单元用于在计算设备和/或任何合适的计算架构(例如，微控制器等)中存储二进制数字数据(例如，位值1或位值0、逻辑高值或逻辑低值等)。存储器单元可以包括在位于易失性存储器(例如，随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等)或非易失性存储器(例如，只读存储器(ROM)、掩模ROM、可编程只读存储器(PROM)、OTP存储器(例如，一次性可编程存储器阵列)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪存等)中的存储器单元阵列中。

如前所述，OTP存储器是可由终端用户编程的一种类型的非易失性存储器。OTP存储器阵列可包括一个或多个存储器单元，每个存储器单元包括一个或多个存储设备(例如，FGMOS)。非易失性存储器(例如OTP存储器)存储表示固件代码和/或用于只读访问的低级程序的二进制数据。在要使用此类固件代码和/或任何低级程序的情况下，可以感测和/或以其他方式读取存储在存储器单元中的相应存储器位以用于计算系统和/或计算设备中的易失性存储器或其他地方。

某些类型的非易失性存储器(例如OTP存储器)利用热载流子注入进行编程。当利用热载流子注入时，高于存储设备(例如，FGMOS)的额定值(例如，5V)的电压(例如，8伏(V))被施加到存储设备一段时间。为了避免毁坏和/或损坏存储设备，选择存储设备的额定电压以使得额定电压足够高以在该时段的持续时间内承受更高的电压。非易失性存储器和一般的存储器通常包括多路复用器或其他电路以读取和/或以其他方式感测存储在存储器单元中的位值。因为这些多路复用器和/或其他电路耦合到存储器单元，所以它们类似地额定用于更高的电压。

然而，当读取非易失性存储器单元(例如，OTP存储器单元)时，利用低于额定电压(例如，5V)的电压(例如，1.5V)来节省电力。然而，由于存储设备(例如FGMOS)的额定电压较高，所以读取操作较慢，尤其是在存储器的操作区域的限制下。

图1是第一OTP存储器阵列102、第二OTP存储器阵列104、多路复用器106和感测电路108的示意图100。在图1中，第一OTP存储器阵列102包括第一OTP存储器单元110和第二OTP存储器单元112。同样，在图1中，第二OTP存储器阵列104包括第三OTP存储器单元114和第四OTP存储器单元116。

在图1中，第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114和第四OTP存储器单元116包括相应的正沟道(P沟道)MOSFET(PMOS)118、120、122、124(例如，(一个或多个)正沟道开关)。此外，第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114和第四OTP存储器单元116包括相应的FGMOS开关126、128、130、132。在图1中，控制器134可操作以经由第一字线(线105)或第二字线(线107)在第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114和/或第四OTP存储器单元116中的任一个中加载相应的存储器位。

在图1中，多路复用器106是二对一直通多路复用器，其包括第一阵列PMOS开关136、第一阵列(负沟道)n沟道MOSFET(NMOS)开关138(例如，负沟道开关)、第二阵列PMOS开关140、第二阵列NMOS开关142和解码器144。多路复用器106可基于与由解码器144解码的控制信号(线113)相关联的存储器地址值操作，以传导电流通过第一阵列PMOS开关136和第一阵列NMOS开关138或传导电流通过第二阵列PMOS开关140和第二阵列NMOS开关142。

为了读取存储在第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114或第四OTP存储器单元116中的选择的一个中的位值，控制器134生成控制信号(线113)以供多路复用器106使用以启用和/或停用相应的第一阵列PMOS开关136、第一阵列NMOS开关138、第二阵列PMOS开关140或第二阵列NMOS开关142。基本上同时(例如，在几微秒内)，基准信号(线115)被传输到基准电流发生器146。在操作中，基准信号(线115)指示基准电流发生器146生成用于感测电路108的基准电流(I_REF)。同样地，多路复用器106基于与控制信号(线113)相关联的存储器地址值以及存储器位是否被存储在第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114或第四OTP存储器单元116中的选择的一个中，传导位电流(I_BIT)。

在图1中，多路复用器106、第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114和第四OTP存储器单元116中的每一个的额定电压比感测电路108、基准电流发生器146和计算系统148的电压高得多(例如，5V对1.5V)。

在图1中，当执行存储在第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114或第四OTP存储器单元116中的一个或多个中的存储器位的读取操作时，控制器134生成供解码器144使用的控制信号(线113)。基于控制信号(线113)，解码器144生成至少一个信号以在比多路复用器106的额定电压低得多的电压(例如，1.5V对5V)下操作多路复用器106。由于第一阵列PMOS开关136、第一阵列NMOS开关138、第二阵列PMOS开关140和第二阵列NMOS开关142中的一个或多个的制作工艺，第一阵列PMOS开关136、第一阵列NMOS开关138、第二阵列PMOS开关140和第二阵列NMOS开关142中的一个或多个的阈值电压(V_t)高于较低额定部件的阈值电压。因此，为了使位电流(I_BIT)能够传导通过多路复用器106，控制信号(线113)和/或由解码器144生成的所得信号的电压电平应该足够高以使第一阵列PMOS开关136、第一阵列NMOS开关138、第二阵列PMOS开关140和第二阵列NMOS开关142中的一个或多个饱和。

在图1中，因为控制信号(线113)的电压和由解码器144生成的一个所得信号和/或多个所得信号没有足够高到足以使多路复用器106的第一阵列PMOS开关136、第一阵列NMOS开关138、第二阵列PMOS开关140和第二阵列NMOS开关142中的一个或多个饱和，所以读取操作的速度受到影响。例如，特别是在多路复用器106的操作区域的限制下，读取操作能够受到如此大的影响以致阻碍多路复用器的功能。更具体地说，访问时间(例如，读取和/或感测存储在第一OTP存储器阵列102或第二OTP存储器阵列104中的数据、指令和信息所花费的时间)和循环时间(例如，第一OTP存储器阵列102或第二OTP存储器阵列104的一次访问与对第一OTP存储器阵列102或第二OTP存储器阵列104的后续访问之间的时间)取决于第一OTP存储器阵列102或第二OTP存储器阵列104可以引起位电流(I_BIT)的传导的速度。如图1所示，读取操作(例如，高于(例如，满足)阈值的访问时间和循环时间)可以限于控制信号(线113)的电压和/或由解码器144生成的一个或多个信号的电压为1.35V或低于1.35V。如图1所示，读取操作(例如，高于(例如，满足)阈值的访问时间和循环时间)可以限于等于或低于-40℃的温度。

本文公开的示例包括在读取和/或以其他方式检测存储在存储器中的存储器位的同时提高性能的方法和装置。在本文公开的示例中，OTP存储器的读取操作在其上可靠的操作区域得到改进。此外，当利用本文公开的示例时，存储在第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114和/或第四OTP存储器单元116中的存储器位、指令和/或其他信息可由处理器、CPU和/或其他计算系统读取，而无需使用额外的易失性存储器架构。

图2是示例第一OTP存储器阵列202、示例第二OTP存储器阵列204、示例多路复用器206、示例感测电路208和示例升压电路236的示意图200，以在读取第一OTP存储器阵列202和/或第二OTP存储器阵列204中的一个或多个时提高性能。在图2中，第一OTP存储器阵列202包括示例第一OTP存储器单元210和示例第二OTP存储器单元212。同样，在图2中，第二OTP存储器阵列204包括示例第三OTP存储器单元214和示例第四OTP存储器单元216。图2的示意图200还包括示例控制器234、示例升压电路236、示例解码器246、示例反相器247、示例基准电流发生器248和示例计算系统250。在本文公开的其他示例中，可以存在被配置在示意图200中的任意数量的OTP存储器阵列。

在图2中，第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214和第四OTP存储器单元216包括相应的PMOS 218、220、222、224。此外，第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214和第四OTP存储器单元216包括相应的FGMOS开关226、228、230、232。在图2中，控制器234可操作以经由示例第一字线(线205)或示例第二字线(线207)将相应的存储器位加载到第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214和/或第四OTP存储器单元216中的任一个中。在图2所示的示例中，响应于在第一字线(线205)或第二字线(线207)中的任一项上生成逻辑低，电荷被存储在相应FGMOS开关226、228、230、232的浮栅中。

在图2的示例中，第一OTP存储器阵列202、第二OTP存储器阵列204和多路复用器206的额定电压(例如，5伏)高于感测电路208和基准电流发生器248的额定电压(例如，1.5伏)。虽然图2图示了第一OTP存储器阵列202、第二OTP存储器阵列204和多路复用器206的额定电压(例如，5伏)高于感测电路208和基准电流发生器248的额定电压(例如，1.5伏)，但是任何合适的额定电压可用于实施第一OTP存储器阵列202、第二OTP存储器阵列204、多路复用器206、感测电路208和/或基准电流发生器248。

在图2中，多路复用器206是二对一直通多路复用器，其包括示例第一阵列PMOS开关238、示例第一阵列NMOS开关240、示例第二阵列PMOS开关242和示例第二阵列NMOS开关244。第一阵列PMOS开关238包括耦合到解码器246的输出(例如，第一选择信号(线221))的栅极(例如，控制端子)、耦合到第一OTP存储器单元210和第二OTP存储器单元212的源极(例如，电流端子)，以及耦合到感测电路208的漏极(例如，电流端子)。第一阵列NMOS开关240包括耦合到升压电路236的输出(例如，提升的控制信号(线215a))的栅极(例如，控制端子)、耦合到第一OTP存储器单元210和第二OTP存储器单元212的漏极(例如，电流端子)，以及耦合到感测电路208的源极(例如，电流端子)。第二阵列PMOS开关242包括耦合到反相器247的输出的栅极(例如，控制端子)、耦合到第三OTP存储器单元214和第四OTP存储器单元216的源极(例如，电流端子)，以及耦合到感测电路208的漏极(例如，电流端子)。第二阵列NMOS开关244包括耦合到升压电路236的输出(例如，补充的(complimented)提升的控制信号(线215b))的栅极(例如，控制端子)、耦合到第三OTP存储器单元214和第四OTP存储器单元216的漏极(例如，电流端子)，以及耦合到感测电路208的源极(例如，电流端子)。

在图2的示例中，多路复用器206可基于由解码器246生成的示例选择信号(线221、223)的极性和/或由升压电路236生成的示例提升的控制信号(线215a)和/或示例补充的提升的控制信号(线215b)来操作。在操作中，控制器234将示例控制信号(线213)传输到升压电路236并且升压电路236基于选择信号(线221、223)的极性生成示例提升的控制信号(线215a)和/或示例补充的提升的控制信号(线215b)并将其传输到多路复用器206。此外，控制器234向解码器246传输示例解码信号(线231)。结果，解码器246基于解码信号(线231)生成选择信号(线221、223)以结合提升的控制信号(线215a)和/或补充的提升的控制信号(线215b)导致电流传导通过第一阵列PMOS开关238和第一阵列NMOS开关240或导致电流传导通过第二阵列PMOS开关242和第二阵列NMOS开关244。

例如，如果第一字线(线205)为逻辑低值，第二字线(线207)为逻辑高值，第一选择信号(线221)为逻辑高值，第二选择信号(线223)为逻辑低值，并且控制信号(线213)为逻辑高值，则提升的控制信号(线215a)为逻辑低值，补充的提升的控制信号(线215b)的电压电平被提升并且存储在第三OTP存储器单元214中的存储器位(如果有的话)将被感测和/或以其他方式被读取。进一步在这种示例中，如果存储器位被存储在第三OTP存储器单元214中并且选择信号(线221、223)和/或控制信号(线213)指示感测和/或以其他方式读取存储在第三OTP存储器单元214中的存储器位，则示例位电流(I_BIT)将传导通过第二阵列PMOS开关242和第二阵列NMOS开关244。

可替代地，在本文公开的另一示例中，如果第一字线(线205)为逻辑高值，第二字线(线207)为逻辑低值，第一选择信号(线221)为逻辑低值，第二选择信号(线223)为逻辑高值，并且控制信号(线213)为逻辑高值，则提升的控制信号(线215a)的电压电平被提升，补充的提升的控制信号(线215b)为逻辑低值，并且存储在第二OTP存储器单元212中的存储器位(如果有的话)将被感测和/或以其他方式被读取。进一步在这种示例中，如果存储器位被存储在第二OTP存储器单元212中，并且选择信号(线221、223)和/或控制信号(线213)指示感测和/或以其他方式读取存储在第二OTP存储器单元212中的存储器位，则位电流(I_BIT)将传导通过第一阵列PMOS开关238和第一阵列NMOS开关240。在本文公开的示例中，如果存储器位被存储在第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214或第四OTP存储器单元216中的选择的一个中，则位电流(I_BIT)的幅度可以是0.5毫安、1.0毫安等。下面的表1图示了在读取第一OTP存储器阵列202的存储器单元时的示例电压值。

表1

下面的表2图示了在读取第二OTP存储器阵列204的存储器单元时的示例电压值。

表2

在图2所示的示例中，感测电路208可操作以感测和/或以其他方式读取存储在第一OTP存储器单元210、第二OTP存储器单元212、第一OTP存储器单元210中的选择的一个中的存储器位(如果有的话)。在图2的示例中，如果存储器位被存储在第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214或第四OTP存储器单元216中的选择的一个中，并且这样的对应存储器单元被选择以经由选择信号(线221、223)和/或控制信号(线213)被感测和/或以其他方式被读取，则位电流(I_BIT)传导通过多路复用器206。

在图2所示的示例中，控制器234耦合到第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214、第四OTP存储器单元216、升压电路236、解码器246以及基准电流发生器248。在本文公开的示例中，控制器234被实施为单个控制器，其可操作以至少：加载在第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214和/或第四OTP存储器单元216中的任一个中的存储器位，经由控制信号(线213)和/或解码信号(线231)选择第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214或第四OTP存储器单元216中的哪个用于感测和/或以其他方式读取，和/或经由基准信号(线217)生成和/或以其他方式导致生成基准电流。在图2的示例中，控制器234是包括存储器控制器的CPU。在本文公开的其他示例中，任何数量的合适的控制器可以被配置为执行控制器234的操作。

在图2中，控制器234可操作以基于在第一字线(线205)或第二字线(线207)上的逻辑值将存储器位加载到第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214和/或第四OTP存储器单元216中的任一个中。在这种示例中，用户可以指示某些程序和/或低级代码要由控制器234转换成二进制数字数据并存储在第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214和/或第四OTP存储器单元216中的选择的一个中。控制器234可操作以生成控制信号(线213)和/或解码信号(线231)和/或以其他方式将控制信号(线213)和/或解码信号(线231)提供到升压电路236和/或解码器246以指示第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214或第四OTP存储器单元216中的哪个要被感测和/或以其他方式被读取(例如，感测存储器位，如果有的话)。此外，控制器234可操作以生成基准信号(线217)和/或以其他方式将基准信号(线217)提供到基准电流发生器248以生成基准电流(I_REF)。控制器234的进一步操作将在下面结合图3进行解释。

在图2所示的示例中，升压电路236是对控制信号(线213)和/或选择信号(线221、223)的电压电平(V_CONTROL)施加升压的电路。例如，如果控制信号(线213)的电压电平为1.5V，则升压电路236向控制信号(线213)施加大约500-900毫伏(mV)的升压。基于选择信号(线221、223)的极性来选择所得控制信号，即提升的控制信号(线215a)或补充的提升的控制信号(线215b)。所得控制信号(例如，提升的控制信号(线215a)和/或补充的提升的控制信号(线215b))的电压电平处于2.0V和2.4V之间的电压电平(V_BOOST)。下面结合图4解释升压电路236的进一步操作。

在图2中，示例基准电流发生器248感测电路208和控制器234。在本文公开的示例中，基准电流发生器248在控制器234外部实施。可替代地，在本文公开的其他示例中，基准电流发生器248可以在控制器234内部实施。基准电流发生器248被配置为获得和/或以其他方式接收指示基准电流(I_REF)的期望幅度的基准信号(线217)。例如，基准信号(线217)可以指示0.1毫安(mA)的期望基准电流(I_REF)，因此，基准电流发生器248被配置为以0.1mA的期望电流生成基准电流(I_REF)。在本文公开的一些示例中，感测电路208可以包括在控制器234中。

在图2所示的示例中，计算系统250耦合到感测电路208的输出。在本文公开的示例中，计算系统250可以是易失性存储器，其被配置为接收感测和/或以其他方式读取的存储器位的指示。在本文公开的这种示例中，计算系统250可以从第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214和/或第四OTP存储器单元216中的任一个下载和/或以其他方式加载存储器位，用于重新编程、使用和/或任何其他合适的应用。在本文公开的其他示例中，计算系统250可以是处理器和/或合适的处理设备，其被构造为获得存储在第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214和/或第四OTP存储器单元216中的任一个中的存储器位。

在本文公开的一些示例中，感测电路208、升压电路236、基准电流发生器248和/或解码器246可以包括在控制器234中。

图3是图示图2的示例控制器234的框图300。图3的控制器234包括示例信号分析器302、示例信号发生器304和示例感测接口306。在本文公开的示例中，信号分析器302、信号发生器304和/或感测接口306中的任一个可以经由任何合适的方法将有线和/或无线通信传送到控制器234内部和/或控制器234外部的相应设备。

在图3所示的示例中，信号分析器302被配置为确定是否获得和/或以其他方式接收到感测和/或读取存储器位的指示。在图3中，信号分析器302基于指示感测和/或以其他方式读取存储器位的预先初始化的命令在控制器234中操作。例如，在控制器234的启动(boot-up)期间，信号分析器302可以响应预先初始化的命令，该命令指示感测和/或以其他方式读取存储在非易失性存储器(例如，第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214或第四OTP存储器单元216)中的存储器位。在本文公开的其他示例中，信号分析器302可以被配置为基于与用户界面和/或任何合适的输入装置的通信来确定是否获得感测和/或读取存储器位的指示。响应于感测和/或读取存储器位的指示，信号分析器302分析指示以确定第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214或第四OTP存储器单元216中的哪一个将被访问以进行感测和/或读取。在本文公开的示例中，信号分析器302可以是信号分析器控制器。

在图3所示的示例中，信号发生器304被配置为从信号分析器302获得指示和/或确定以在与要读取的选择的存储器单元的字线相关联的信号上生成对应的逻辑值。例如，信号发生器304可以在示例字线(例如，第一字线(线205)和/或第二字线(线207))上生成逻辑低值，以将存储器位分别存储在第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214和/或第四OTP存储器单元216中的任一个中。此外，信号发生器304可以生成图2的示例基准信号(线217)以供图2的基准电流发生器248使用。在本文公开的示例中，信号发生器304可以是信号发生器控制器。

在图3所示的示例中，感测接口306被配置为生成图2的示例控制信号(线213)以供图2的升压电路236使用。此外，感测接口306被配置为生成图2的示例解码信号(线231)以供图2的解码器246使用。在本文公开的示例中，感测接口306被配置为生成控制信号(线213)以导致升压电路236生成提升的控制信号(线215a)和/或补充的提升的控制信号(线215b)。在本文公开的示例中，感测接口306可以是感测接口控制器。

在本文公开的一些示例中，信号发生器304和/或感测接口306可以被包括在存储器控制器中。可替代地，在本文公开的其他示例中，控制器234可以包括图2的升压电路236和/或基准电流发生器248。

图4是示出图2的升压电路236的示例实施方式的示意图。图4的升压电路236包括示例升压网络402、示例第一电平移位器404a、示例第二电平移位器404b和电压输入406。示例升压网络402包括示例第一输入408、示例第二输入410和示例输出412、示例第一反相器414、示例第二反相器416、示例第三反相器418、示例第四反相器420、示例第五反相器422、示例第一开关424、示例第二开关426、示例第三开关428和示例电容器430。示例第一电平移位器404a包括示例第一输入432a、示例第二输入434a、示例第三输入436a、示例第四输入437a和示例输出438a。示例第二电平移位器404b包括示例第一输入432b、示例第二输入434b、示例第三输入436b、示例第四输入437b和示例输出438b。

在图4的示例中，示例第一开关424是NMOS晶体管，其包括示例栅极440(例如，控制端子)、示例源极442(例如，电流端子)和示例漏极444(例如，电流端子)。示例第二开关426是PMOS晶体管，其包括示例栅极446(例如，控制端子)、示例源极448(例如，电流端子)和示例漏极450(例如，电流端子)。示例第三开关428是PMOS晶体管，其包括示例栅极452(例如，控制端子)、示例源极454和示例漏极456。示例电容器430包括示例第一端子458(例如，第一极板)和示例第二端子460(例如，第二极板)。

在图4的示例中，升压网络402是接收在第一输入408处的控制信号(线213)和在电压输入406处的输入电压V_DD的电路。例如，电压输入406处的电压电平可以是1.5伏(例如，V_DD＝1.5V)。在操作中，升压网络402提升控制信号(线213)的电压电平以改进在其上控制器可以感测存储器的操作区域。例如，升压网络402可以将控制信号(线213)的电压电平增加500mV。在操作中，升压网络402在输出412处输出提升的信号。例如，当控制器(例如，控制器234)发送控制信号(线213)和/或解码器(例如，解码器246)传输选择信号(线221、223)以从存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)读取位时，控制信号(线213)的逻辑值、选择信号(线221、223)的逻辑值可以根据选择哪个存储器阵列(例如，第一OTP存储器阵列202对第二OTP存储器阵列204)而变化。此外，当控制器(例如，控制器234)发送控制信号(线213)以不从存储器阵列读取位时，控制信号(线213)的逻辑值可以是逻辑低值。

在图4所示的示例中，第一电平移位器404a是接收第一输入信号并将输出信号的电压电平移位到由第二输入信号指定的电压电平的设备。在图4中，第一电平移位器404a接收在第一输入432a处的第二选择信号(线223)和在第二输入434a处的第一选择信号(线221)。例如，第一输入432a和第二输入434a耦合到解码器246的输出。在图4的示例中，第三输入436a耦合到输出412，第四输入437a耦合到基准电压节点(例如，GND、零伏等)，并且输出438a耦合到第一阵列NMOS开关240。在操作中，第一电平移位器404a接收在第二输入434a处的第一选择信号(线221)、在第一输入432a处的第二选择信号(线223)，以及在升压网络402的输出412处的信号。在操作中，当第一输入432a(例如，第二选择信号(线223))处的逻辑值和第二输入434a(例如，第一选择信号(线221))处的逻辑值分别是逻辑高值和逻辑低值时，第一电平移位器404a将输出438a处的信号(例如，提升的控制信号(线215a))的电压电平从第一输入432a处的信号的电压电平(例如，逻辑高值或逻辑低值)移位到第三输入436a处的信号的电压电平(例如，输出412处的信号的电压电平)。

在图4所示的示例中，第二电平移位器404b是接收第一输入信号并将输出信号的电压电平移位到由第二输入信号指定的电压电平的设备。在图4中，第二电平移位器404b接收在第一输入432b处的第一选择信号(线221)和在第二输入434b处的第二选择信号(线223)。例如，第一输入432b和第二输入434b耦合到解码器246的输出。在图4的示例中，第三输入436b耦合到输出412，第四输入437b耦合到基准电压节点(例如，GND、零伏等)，并且输出438b耦合到第二阵列NMOS开关244。在操作中，第二电平移位器404b接收在第一输入432b处的第一选择信号(线221)、在第二输入434b处的第二选择信号(线223)，以及在升压网络402的输出412处的信号。在操作中，当第一输入432b(例如，第一选择信号线221))处的逻辑值和第二输入434b(例如，第二选择信号(线223))的逻辑值分别是逻辑高值和逻辑低值时，第二电平移位器404b将输出438b处的信号(例如，补充的提升的控制信号(线215a))的电压电平从第一输入432b处的信号的电压电平(例如，逻辑高值或逻辑低值)移位到第三输入436b处的信号的电压电平(例如，输出412处的信号的电压电平)。

在图4所示的示例中，第一反相器414、第二反相器416、第三反相器418、第四反相器420和第五反相器422中的每一个是包括输入和输出的非门。第一反相器414的输入耦合到第一输入408并且第一反相器414的输出耦合到第二反相器416的输入。在操作中，第一反相器414接收控制信号(线213)并且将控制信号(线213)的逻辑值反相。

在图4所示的示例中，第二反相器416的输入耦合到第一反相器414的输出并且第二反相器416的输出耦合到第三反相器418的输入和第四反相器420的输入。在操作中，第二反相器416接收在第一反相器414的输出处的信号并且将在第一反相器414的输出处的信号的逻辑值反相。

在图4的示例中，第三反相器418的输入耦合到第二反相器416的输出并且第三反相器418的输出耦合到第一开关424的栅极440和第三开关428的栅极452。在操作中，第三反相器418接收在第二反相器416的输出处的信号并且将在第二反相器416的输出处的信号的逻辑值反相。

在图4所示的示例中，第四反相器420的输入耦合到第二反相器416的输出并且第四反相器420的输出耦合到第五反相器422的输入。在操作中，第四反相器420接收在第二反相器416的输出处的信号并且将在第二反相器416的输出处的信号的逻辑值反相。

在图4所示的示例中，第五反相器422的输入耦合到第四反相器420的输出并且第五反相器422的输出耦合到电容器430的第二端子460。在操作中，第五反相器422接收在第四反相器420的输出处的信号并且将在第四反相器420的输出处的信号的逻辑值反相。

在图4的示例中，第一开关424的栅极440耦合到第三反相器418的输出和第三开关428的栅极452。第一开关424的源极442耦合到基准电压节点(例如，GND、零伏等)。第一开关424的漏极444耦合到第三开关428的漏极456和第二开关426的栅极446。在操作中，在存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)的读取操作期间，第一开关424的栅极440处的逻辑值可为逻辑低值。另外，当不从存储器阵列读取位时，第一开关424的栅极440处的逻辑值可为逻辑高值。

因此，在存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)的读取操作之前，第一开关424被启用并且第一开关424的漏极450处的电压电平可以对应于零伏。在存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204)的读取操作期间，第一开关424被停用。

在图4的示例中，第二开关426的栅极446耦合到第一开关424的漏极444和第三开关428的漏极456。第二开关426的源极448经由第二输入410耦合到电压输入406(例如，V_DD)。第二开关426的漏极450耦合到第三开关428的源极454和电容器430的第一端子458(例如，输出412)。在操作中，在存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)的读取操作期间，第二开关426的栅极446处的逻辑值可以是浮动的(例如，处于不确定电压电平，而不是处于零电压电平等)。另外，当不从存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)读取位时，第二开关426的栅极446处的逻辑值可以是逻辑低值。

因此，在存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)的读取操作之前，第二开关426被启用并且第二开关426的漏极450处的电压电平可以对应于电压输入406处的电压电平(例如，V_DD)。在存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)的读取操作期间，第二开关426被停用。

在图4的示例中，第三开关428的栅极452耦合到第三反相器418的输出和第一开关424的栅极440。第三开关428的源极454耦合到第二开关426的漏极450和电容器430的第一端子458(例如，输出412)。第三开关428的漏极456耦合到第二开关426的栅极446和第一开关424的漏极444。在操作中，在存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)的读取操作期间，第三开关428的栅极452处的逻辑值可为逻辑低值。另外，当不从存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)读取位时，第三开关428的栅极452处的逻辑值可为逻辑高值。

因此，在存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)的读取操作之前，第三开关428被停用。在存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)的读取操作期间，第三开关428被启用并且第三开关428的源极454处的电压电平可以是浮动的并取决于电容器430的第一端子458处的电压电平。

在图4的示例中，电容器430是大容量电容器。电容器430的第一端子458耦合到输出412、第三开关428的源极454和第二开关426的漏极450。在操作中，电容器430基于第二开关426的漏极450处的电压电平充电。在操作中，电容器430的第二端子460处的电压电平用作输出412的基准电压电平。例如，当控制器(例如，控制器234)发送控制信号(线213)以从存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)读取位时，控制信号(线213)的逻辑值可以是逻辑高值。因此，电容器430的第二端子460处的电压电平可以是逻辑高值的电压电平。另外，当不从存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)读取位时，控制信号(线213)的逻辑值可以是逻辑低值。因此，电容器430的第二端子460处的电压电平可以为零伏。

另外，当不从存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)读取位时，第一端子458(例如，输出412)处的电压值可以等于电压输入406处的电压电平(例如，V_DD)，并且第二端子460处的电压电平可以是逻辑低值(例如，零伏)。因此，在存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)的读取操作之前，电容器430可被充电至电压输入406的电压电平(例如，V_DD)。当控制器(例如，控制器234)传输逻辑高值作为控制信号(线213)(例如，启动读取操作)时，控制信号(线213)从逻辑低值转变到逻辑高值。在电容器430放电之前，控制信号(线213)上的上升沿将电容器430的第二端子460处的电压电平增加到逻辑高值。因此，在电容器430放电时，电容器430的第一端子458(例如，输出412)处的电压电平被提升。

此外，因为输出412处的信号的电压电平被控制信号(线213)的上升沿提升，所以第一电平移位器404a和/或第二电平移位器404b分别相应地提升提升的控制信号(线215a)和/或补充的提升的控制信号(线215b)的电压电平到多路复用器206。因此，存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)的读取操作在其上可靠的操作区域得到改进。例如，因为输出412处的信号的电压电平被提升，所以第一阵列NMOS开关240或第二阵列NMOS开关244中的一个或多个可以更完全饱和。因此，可以通过感测电路(例如，感测电路208)更可靠地感测位电流(I_BIT)，并且存储器阵列的读取操作在其上可靠的操作区域得到改进。另外，由于升压网络402的输出412处的升压电平，存储在存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)中的存储器位、指令和/或其他信息可由处理器、CPU和/或其他计算系统读取，而无需使用额外的易失性存储器架构。

图5是示出图4的第一电平移位器404a和/或第二电平移位器404b的示例实施方式的进一步细节的示意图。示例第一电平移位器404a和/或示例第二电平移位器404b包括示例移位网络502、示例第一反相器504和示例第二反相器506。示例移位网络502包括第一开关508、第二开关510、第三开关512、第四开关514、第五开关516和第六开关518。示例第一反相器504包括示例第七开关520和示例第八开关522。示例第二反相器506包括示例第九开关524和示例第十开关526。

在图5的示例中，第一开关508、第二开关510、第八开关522和第十开关526中的每一个是NMOS晶体管，其包括示例栅极(例如，控制端子)、示例漏极(例如，电流端子)和示例源极(例如，电流端子)。另外，第三开关512、第四开关514、第五开关516、第六开关518、第七开关520和第九开关524中的每一个是PMOS晶体管，其包括示例栅极(例如，控制端子)、示例漏极(例如，电流端子)和示例源极(例如，电流端子)。

在图5所示的示例中，第一开关508的栅极耦合到第一电平移位器404a的第一输入432a和/或第二电平移位器404b的第一输入432b和第五开关516的栅极。第一开关508的栅极接收在第一输入432a(例如，第二选择信号(线223))和/或第一输入432b(例如，第一选择信号(线221))处的信号。第一开关508的漏极耦合第五开关516的漏极和第三开关512的栅极。第一开关508的源极在第四输入437a和/或第四输入437b处耦合到基准电压节点(例如，GND、零伏等)。

在图5所示的示例中，第二开关510的栅极耦合到第二输入434a和/或第二输入434b和第四开关514的栅极。第二开关510的栅极接收在第二输入434a(例如，第一选择信号(线221))和/或第二输入434b(例如，第二选择信号(线223))处的信号。第二开关510的漏极耦合到第四开关514的漏极、第六开关518的栅极、第七开关520的栅极和第八开关522的栅极。第二开关510的源极在第四输入437a和/或第四输入437b处耦合到基准电压节点(例如，GND、零伏等)。

在图5所示的示例中，第三开关512的栅极耦合第一开关508的漏极和第五开关516的漏极。第三开关512的漏极耦合到第四开关514的源极并且第三开关512的源极耦合到第三输入436a和/或第三输入436b并且接收在输出412处的信号。

在图5所示的示例中，第四开关514的栅极耦合到第二开关510的栅极以及第二输入434a和/或第二输入434b。第四开关514的栅极接收在第二输入434a(例如，第一选择信号(线221))和/或第二输入434b(例如，第二选择信号(线223))处的信号。第四开关514的漏极耦合第二开关510的漏极、第六开关518的栅极、第七开关520的栅极和第八开关522的栅极。第四开关514的源极耦合第三开关512的漏极。

在图5的示例中，第五开关516的栅极耦合到第一开关508的栅极和第一输入432a和/或第一输入432b。第五开关516的栅极接收在第一输入432a(例如，第二选择信号(线223))和/或第一输入432b(例如，第一选择信号(线221))处的信号。第五开关516的漏极耦合到第一开关508的漏极和第三开关512的栅极。第五开关516的源极耦合到第六开关518的漏极。

在图5所示的示例中，第六开关518的栅极耦合到第二开关510的漏极、第四开关514的漏极、第七开关520的栅极和第八开关522的栅极。第六开关518的漏极耦合到第五开关516的源极并且第六开关518的源极耦合到第三输入436a和/或第三输入436b并且接收在输出412处的信号。

在操作中，第三输入436a和/或第三输入436b处的信号的电压电平可以对应于电压输入406处的信号的电压电平(例如，V_DD)和/或随着电容器430放电，由电容器430的第二端子460上的上升沿引起的提升的电压电平。可以基于第一输入432a和/或第一输入432b处的信号的逻辑值来启用和/或停用第一开关508。第二开关510被停用。另外，可以基于第一开关508和/或第五开关516的操作来启用和/或停用第三开关512。第四开关514被启用。此外，可以基于第一输入432a和/或第一输入432b处的信号的逻辑值来启用和/或停用第五开关516。可以基于第二开关510和/或第四开关514的操作来启用和/或停用第六开关518。

例如，当移位网络502接收在第一输入432a和/或第一输入432b处的逻辑高值时，第一开关508被启用并且第三开关512的栅极处的逻辑值是逻辑低值，从而启用第三开关512。由于第二开关510被停用而第四开关514被启用，第二开关510的漏极、第四开关514的漏极、第六开关518的栅极、第七开关520的栅极以及第八开关522的栅极处的电压电平被设置为第三输入436a和/或第三输入436b处的信号的电压电平。

当移位网络502接收在第一输入432a和/或第一输入432b处的逻辑低值时，第一开关508被停用，第五开关516被启用并且第三开关512的栅极处的逻辑值可以是浮动的(例如，在不确定的电压电平处，而不是在零的电压电平处等)。因此，第二开关510的漏极、第四开关514的漏极、第六开关518的栅极、第七开关520的栅极和第八开关522的栅极处的电压电平可以是浮动的(例如，在不确定的电压电平处，而不是在零的电压电平处等)。

在图5所示的示例中，第七开关520的栅极耦合第二开关510的漏极、第四开关514的漏极、第六开关518的栅极和第八开关522的栅极。第七开关520的漏极耦合到第八开关522的漏极、第九开关524的栅极和第十开关526的栅极。第七开关520的源极耦合到第三输入436a和/或第三输入436b并且接收在输出412处的信号。

在图5的示例中，第八开关522的栅极耦合到第二开关510的漏极、第四开关514的漏极、第六开关518的栅极和第七开关520的栅极。第八开关522的漏极耦合到第七开关520的漏极、第九开关524的栅极和第十开关526的栅极。第八开关522的源极耦合到第二输入434a和/或第二输入434b，并且接收第一选择信号(线221)和/或第二选择信号(线223)。

当第一反相器504接收在第七开关520的栅极和第八开关522的栅极处的逻辑高值时，第八开关522被启用，并且第七开关520的漏极、第八开关522的漏极、第九开关524的栅极和第十开关526的栅极处的电压电平为逻辑低值。当第一反相器504接收在第七开关520的栅极和第八开关522的栅极处的逻辑低值时，第七开关520被启用，并且第七开关520的漏极、第八开关522的漏极、第九开关524的栅极和第十开关526的栅极处的电压电平为第三输入436a和/或第三输入436b处的信号的电压电平。

在图5所示的示例中，第九开关524的栅极耦合到第七开关520的漏极和第八开关522的漏极。第九开关524的漏极耦合到第十开关526的漏极以及输出438a和/或输出438b。第九开关524的源极耦合到第三输入436a和/或第三输入436b并且接收在输出412处的信号。

在图5的示例中，第十开关526的栅极耦合到第七开关520的漏极和第八开关522的漏极。第十开关526的漏极耦合到第九开关524的漏极以及输出438a和/或输出438b。第十开关526的源极耦合到第二输入434a和/或第二输入434b，并且接收第一选择信号(线221)和/或第二选择信号(线223)。

当第二反相器506接收在第九开关524的栅极和第十开关526的栅极处的逻辑高值时，第十开关526被启用并且第九开关524的漏极、第十开关526的漏极以及输出438a和/或输出438b处的电压电平是逻辑低值。当第二反相器506接收在第九开关524的栅极和第十开关526的栅极处的逻辑低值时，第九开关524被启用，并且第九开关524的漏极、第十开关526以及输出438a和/或输出438b处的电压电平是第三输入436a和/或第三输入436b处的信号的电压电平。

图6是描绘图2和/或图3的升压电路236的操作的图解说明600。图解说明600包括示例第一曲线图602和示例第二曲线图604。示例第一曲线图602包括示例第一线606并且示例第二曲线图604包括示例第二线608。

在图6的示例中，第一曲线图602是控制信号(线213)对时间的曲线图。第一曲线图602包括电压轴(V)610和时间轴(t)612。第一线606对应于升压电路236的输入(例如，第一输入408)处的信号(例如，控制信号(线213))的电压值。

在图6所示的示例中，第二曲线图604是提升的控制信号(线215a)和/或补充的提升的控制信号(线215b)对时间的曲线图。第二曲线图604包括电压轴(V)610和时间轴(t)612。第二线608对应于升压电路236的输出(例如，输出438a和/或输出438b)处的信号(例如，提升的控制信号(线215a)和/或补充的提升的控制信号(线215b))的电压值。

在图6的示例中，第一曲线图602和第二曲线图604中的每一个包括第一时间614t₁、第二时间616t₂、第三时间618t₃和第四时间620t₄。在第一时间614处，第一线606从逻辑低值(例如，零伏)转变为逻辑高值(例如，1.5伏)，并且第二线608处于1.5伏的电压电平。由于第一线606在第一时间614处的上升沿，升压电路236的升压网络402将第一电平移位器404a的输出438a和/或第二电平移位器404b的输出438b的电压值从1.5伏提升到2.4049伏。例如，第一线606上的上升沿导致电容器430的第一端子458(例如，输出412)处的电压电平在电容器430放电时被提升。

在图6所示的示例中，在第二时间616处，第一线606处于逻辑高值(例如，1.5伏)并且第二线608从2.4049伏的电压电平转变为1.5伏的电压电平。例如，第二时间616可以对应于当电容器430由于第一时间614处的第一线606上的上升沿引起的电压变化而放电的时间。

在图6的示例中，在第三时间618处，第一线606从逻辑低值(例如，零伏)转变为逻辑高值(例如，1.5伏)并且第二线608处于1.5伏的电压电平。由于第一线606在第三时间618处的上升沿，升压电路236的升压网络402将第一电平移位器404a的输出438a和/或第二电平移位器404b的输出438b的电压值从1.5伏提升到2.4049伏。例如，第一线606上的上升沿导致电容器430的第一端子458(例如，输出412)处的电压电平在电容器430放电时被提升。

在图6所示的示例中，在第四时间620处，第一线606处于逻辑高值(例如，1.5伏)并且第二线608从2.4049伏的电压电平转变为1.5伏的电压电平。例如，第四时间620可以对应于当电容器430由于在第三时间618处的第一线606上的上升沿引起的电压变化而放电的时间。

在图6的示例中，由于在第一时间614和第二时间616之间以及在第三时间618和第四时间620之间的第二线608的提升的电压电平，第一存储器阵列(例如，第二OTP存储器阵列204)的读取操作在其上可靠的操作区域得到改进。另外，由于在第一时间614和第二时间616之间以及在第三时间618和第四时间620之间的第二线608的提升的电压电平，存储在存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)中的存储器位、指令和/或其他信息可由处理器、CPU和/或其他计算系统读取，而无需使用额外的易失性存储器架构。

图7是基于更集中的时间尺度描绘图2和/或图3的升压电路236的操作的图解说明700。图解说明700包括示例曲线图702。示例曲线图702包括示例第一线704和示例第二线706。

在图7的示例中，曲线图702是控制信号(线213)和提升的控制信号(线215a)和/或补充的提升的控制信号(线215b)对时间的曲线。曲线图702包括电压轴(V)708和时间轴(t)710。第一线704对应于升压电路236的输入(例如，第一输入408)处的信号(例如，控制信号(线213))的电压值。第二线706对应于升压电路236的输出(例如，输出438a和/或输出438b)处的信号(例如，提升的控制信号(线215a)和/或补充的提升的控制信号(线215b))的电压值。

在图7的示例中，曲线图702包括第一时间712t₁、第二时间714t₂和第三时间716t₃。在第一时间712处，第一线704从逻辑低值(例如，零伏)转变为逻辑高值(例如，1.5伏)并且第二线706处于1.5伏的电压电平。由于第一线704在第一时间712处的上升沿，升压电路236的升压网络402在第二时间714处将第一电平移位器404a的输出438a和/或第二电平移位器404b的输出438b的电压值从1.5伏提升到2.4049伏。例如，在第一线704上的上升沿导致电容器430的第一端子458(例如，输出412)处的电压电平在电容器430放电时被提升。

在图7所示的示例中，在第三时间716处，第一线704处于逻辑高值(例如，1.5伏)并且第二线706从2.4049伏的电压电平转变为1.5伏的电压电平。例如，第三时间716可以对应于当电容器430由于第一时间712处的第一线704上的上升沿引起的电压变化而放电的时间。

在图7的示例中，由于第二时间714和第三时间716之间的第二线706的提升的电压电平，存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)的读取操作在其上可靠的操作区域得到改进。另外，由于第二时间714和第三时间716之间的第二线706的提升的电压电平，存储在存储器阵列(例如，第一OTP存储器阵列202、第二OTP存储器阵列204等)中的存储器位、指令和/或其他信息可以由处理器、CPU和/或其他计算系统读取，而无需使用额外的易失性存储器架构。

当在图3、图4和图5中图示实施图2的控制器234和/或升压电路236的示例方式时，可以以任何其他方式组合、划分、重新布置、省略、消除和/或实施图3、图4和图5所图示的元件、过程和/或设备中的一个或多个。此外，示例信号分析器302、示例信号发生器304、示例感测接口306和/或更一般地，图2和图3的示例控制器234和/或示例升压网络402、示例第一电平移位器404a、示例第二电平移位器404b、示例电压输入406、示例第一反相器414、示例第二反相器416、示例第三反相器418、示例第四反相器420、示例第五反相器422、示例第一开关424、示例第二开关426、示例第三开关428、示例电容器430和/或更一般地，图2和图4的示例升压电路236，和/或示例移位网络502、示例第一反相器504、示例第二反相器506、示例第一开关508、示例第二开关510、示例第三开关512、示例第四开关514、示例第五开关516、示例第六开关518、示例第七开关520、示例第八开关522、示例第九开关524、示例第十开关526和/或更一般地，图4和/或图5的示例第一电平移位器404a和/或示例第二电平移位器404b可以由硬件、软件、固件和/或硬件、软件和/或固件的任何组合来实施。因此，例如，示例信号分析器302、示例信号发生器304、示例感测接口306和/或更一般地，图2和图3的示例控制器234，和/或示例升压网络402、示例第一电平移位器404a、示例第二电平移位器404b、示例电压输入406、示例第一反相器414、示例第二反相器416、示例第三反相器418、示例第四反相器420、示例第五反相器422、示例第一开关424、示例第二开关426、示例第三开关428、示例电容器430和/或更一般地，图2和图4的示例升压电路236，和/或示例移位网络502、示例第一反相器504、示例第二反相器506、示例第一开关508、示例第二开关510、示例第三开关512、示例第四开关514、示例第五开关516、示例第六开关518、示例第七开关520、示例第八开关522、示例第九开关524、示例第十开关526，和/或更一般地，图4和图5的示例第一电平移位器404a和/或示例第二电平移位器404b中的任一项可以由一个或多个模拟或数字电路、逻辑电路、(一个或多个)可编程处理器、(一个或多个)可编程控制器、(一个或多个)图形处理单元(GPU)、(一个或多个)数字信号处理器(DSP)、(一个或多个)专用集成电路(ASIC)、(一个或多个)可编程逻辑设备(PLD)和/或(一个或多个)现场可编程逻辑设备(FPLD)实施。当阅读本专利的任何装置或系统权利要求以涵盖纯软件和/或固件实施方式时，示例信号分析器302、示例信号发生器304、示例感测接口306和/或更一般地，图2和图3的示例控制器234，和/或示例升压网络402、示例第一电平移位器404a、示例第二电平移位器404b、示例电压输入406、示例第一反相器414、示例第二反相器416、示例第三反相器418、示例第四反相器420、示例第五反相器422、示例第一开关424、示例第二开关426、示例第三开关428、示例电容器430和/或更一般地，图2和图4的示例升压电路236，和/或示例移位网络502、示例第一反相器504、示例第二反相器506、示例第一开关508、示例第二开关510、示例第三开关512、示例第四开关514、示例第五开关516、示例第六开关518、示例第七开关520、示例第八开关522、示例第九开关524、示例第十开关526和/或更一般地，图4和图5的示例第一电平移位器404a和/或第二电平移位器404b中的至少一个在此明确定义为包括包含软件和/或固件的非暂时性计算机可读存储设备或存储盘，例如存储器、数字多功能盘(DVD)、压缩盘(CD)、蓝光盘等。更进一步地，图2和图3的示例控制器234、图2和图4的示例升压电路236，和/或图4和图5的示例第一电平移位器404a和/或示例第二电平移位器404b可以包括除了图2、图3、图4和/或图5中所图示的那些之外的或代替图2、图3、图4和/或图5中所图示的那些的一个或多个元件、过程和/或设备，和/或可以包括所图示元件、过程和设备中的任一个或所有中的一个以上。如本文所用，短语“通信”，包括其变体，包含通过一个或多个中间部件的直接通信和/或间接通信，并且不需要直接物理(例如，有线)通信和/或持续通信，而是另外还包括以周期性间隔、预定间隔、非周期性间隔和/或一次性事件的选择性通信。

在图8和图9中示出了表示用于实施图2和图3的示例控制器234、图2和图4的示例升压电路236，和/或图4和图5的示例第一电平移位器404a和/或示例第二电平移位器404b的示例硬件逻辑、机器可读指令、硬件实施的状态机和/或它们的任何组合的流程图。机器可读指令可以是由计算机处理器(例如下文结合图10讨论的示例处理器平台1000中所示的处理器1012)执行的一个或多个可执行程序或可执行程序的(一个或多个)部分。程序可以体现在存储在非暂时性计算机可读存储介质(例如CD-ROM、软盘、硬盘驱动器、DVD、蓝光光盘或与处理器1012相关联的存储器)上的软件中，但是整个程序和/或其部分可以可替代地由处理器1012以外的设备执行和/或体现在固件或专用硬件中。此外，虽然参考图8和图9中所图示的流程图描述了示例程序，但是可以可替代地使用实施图2和图3的示例控制器234、图2和图4的示例升压电路236和/或图4和图5的示例第一电平移位器404a和/或示例第二电平移位器404b的许多其他方法。例如，可以改变块的执行顺序，和/或可以改变、消除或组合所描述的一些块。附加地或可替代地，任何或所有块可以由被构造成在不执行软件或固件的情况下执行相应的操作的一个或多个硬件电路(例如，分立和/或集成模拟和/或数字电路、FPGA、ASIC、比较器、运算放大器(op-amp)、逻辑电路等)实施。

本文描述的机器可读指令可以以压缩格式、加密格式、碎片(fragmented)格式、打包格式等中的一种或多种存储。如本文所述的机器可读指令可被存储为可用于创建、制造和/或产生机器可执行指令的数据(例如，指令的部分、代码、代码表示等)。例如，机器可读指令可以被碎片化并存储在一个或多个存储设备和/或计算设备(例如，服务器)上。机器可读指令可能需要安装、修改、改编、更新、组合、补充、配置、解密、解压缩、解包、分发、重新分配等中的一种或多种，以使其可由计算设备和/或其他机器直接读取和/或执行。例如，机器可读指令可以存储在多个部分中，这些部分单独压缩、加密并存储在单独的计算设备上，其中这些部分在解密、解压缩和组合时形成一组可执行指令，这些指令实施程序，诸如本文描述的程序。在另一个示例中，机器可读指令可以存储在它们可以被计算机读取的状态下，但是需要添加库(例如，动态链接库(DLL))、软件开发工具包(SDK)、应用程序编程接口(API)等，以便在特定计算设备或其他设备上执行指令。在另一个示例中，在机器可读指令和/或(一个或多个)相应的程序可以全部或部分执行之前，可能需要配置机器可读指令(例如，存储的设置、数据输入、记录的网络地址等)。因此，所公开的机器可读指令和/或(一个或多个)相应程序旨在涵盖此类机器可读指令和/或(一个或多个)程序，而不管在存储或以其他方式静止或运输时的机器可读指令和/或(一个或多个)程序的特定格式或状态。

本文描述的机器可读指令可以用任何过去、现在或将来的指令语言、脚本语言、编程语言等表示。例如，机器可读指令可以使用以下任何一种语言来表示：C、C++、Java、C#、Perl、Python、JavaScript、超文本标记语言(HTML)、结构化查询语言(SQL)、Swift等。

如上所述，图8和图9的示例过程可以使用存储在非暂时性计算机和/或机器可读介质(例如硬盘驱动器、闪存、只读存储器、压缩盘、数字多功能盘、高速缓存、随机存取存储器和/或任何其他存储设备或存储盘)上的可执行指令(例如，计算机和/或机器可读指令)实施，其中信息存储任何持续时间(例如，延长的时间段、永久地、对于简短的实例、临时缓冲，和/或缓存信息)。如本文所使用的，术语非暂时性计算机可读介质被明确地限定为包括任何类型的计算机可读存储设备和/或存储盘并且不包括传播信号并且不包括传输介质。

“包括”和“包含”(及其所有形式和时态)在本文中用作开放式术语。因此，每当权利要求采用任何形式的“包括”或“包含”(例如，包含、包括、具有等)作为前序部分或在任何类型的权利要求叙述中时，应理解为在不超出相应权利要求或叙述的范围的情况下，可以存在附加元素、术语等。如本文所使用的，当短语“至少”用作例如权利要求的前序部分中的过渡术语时，它以与术语“包含”和“包括”为开放式的相同的方式为开放式的。术语“和/或”当以例如A、B和/或C的形式使用时指代A、B、C的任何组合或子集，诸如(1)单独的A、(2)单独的B、(3)单独的C、(4)A与B、(5)A与C、(6)B与C，以及(7)A与B和C。如本文在描述结构、部件、项目、对象和/或事物的上下文中所使用的，短语“A和B中的至少一个”旨在指代包括(1)至少一个A、(2)至少一个B和(3)至少一个A和至少一个B中的任一项的实施方式。类似地，如本文在描述结构、部件、项目、对象和/或事物的上下文中所使用的，短语“A或B中的至少一个”旨在指代包括(1)至少一个A、(2)至少一个B和(3)至少一个A和至少一个B中的任一项的实施方式。如本文在描述过程、指令、动作、活动和/或步骤的实行或执行的上下文中所使用的，短语“A和B中的至少一个”旨在指代包括(1)至少一个A、(2)至少一个B，和(3)至少一个A和至少一个B中的任一项的实施方式。类似地，如本文在描述过程、指令、动作、活动和/或步骤的实行或执行的上下文中所使用的，短语“A或B中的至少一个”旨在指代包括(1)至少一个A、(2)至少一个B和(3)至少一个A和至少一个B中的任一项的实施方式。

如本文所使用的，单数引用(例如，“一”、“一个”、“第一”、“第二”等)不排除复数。如本文所使用的，术语“一”或“一个”实体指代该实体中的一个或多个。术语“一”(或“一个”)、“一个或多个”和“至少一个”在本文中可以互换使用。此外，尽管单独列出，但多个装置、元件或方法动作可以由例如单个单元或处理器来实施。另外，虽然单独的特征可以被包括在不同的示例或权利要求中，但这些可能能够被组合，并且包括在不同的示例或权利要求中并不意味着特征的组合是不可行的和/或不是有利的。

图8是表示过程800的流程图，该过程800可以由示例机器可读指令实施，该示例机器可读指令可被执行以实施图2和图3的控制器234。在图8所示的示例中，图3的信号分析器302确定是否获得和/或以其他方式接收到感测和/或读取存储器位的指示(框802)。如果框802的控制返回否(例如，如果未获得或接收到感测和/或读取存储器位的指示)，则控制进行到框802并等待。可替代地，如果框802的控制返回是(例如，如果信号分析器302获得或接收到感测和/或读取存储器位的指示)，则信号分析器302基于接收到的指示确定要访问哪个存储器单元(例如，第一OTP存储器单元210、第二OTP存储器单元212、第三OTP存储器单元214和/或第四OTP存储器单元216)(框804)。响应于框806的控制的执行，控制进行到框808。

在框806处，感测接口306确定其中包括存储器单元中的选择的存储器单元的存储器阵列。在框808处，感测接口306生成控制信号(例如，控制信号(线213))和/或解码信号(例如，解码信号(线231))以启用多路复用器206的相应的PMOS开关和相应NMOS开关的导通(框808)。响应于框808的控制的执行，控制进行到框810。

作为响应，图2和图3的控制器234确定是否继续操作(框810)。如果框810的控制返回是(例如，控制器234确定继续操作)，则控制返回到框802。可替代地，如果框810的控制返回否(例如，控制器234确定不继续操作)，则过程800停止。

图9是表示过程900的流程图，该过程900可以由示例机器可读指令实施，该示例机器可读指令可以被执行以实施图2、图4和图5的升压电路236。在图9中，升压网络监测在第一输入408处的信号(框902)。响应于第一输入408处的信号的上升沿(框904：是)，升压网络402提升要传输到第一电平移位器404a和/或第二电平移位器404b的信号的电压电平(例如，提升升压网络402的输出412处的信号的电压电平)(框908)。当在第一输入408处的信号上没有检测到上升沿时(框904：否)，升压网络402将电压输入406处的信号(例如，V_DD)传输到第一电平移位器404a和/或第二电平移位器404b，其将该信号传输到多路复用器206(框906)。

在升压网络402的输出412处接收到信号后，第一电平移位器404a和/或第二电平移位器404b确定选择信号(线221、223)是否指示传输互补的(complemented)提升的控制信号(线215b)到多路复用器(框910)。例如，如果第一选择信号(线221)为逻辑低值且第二选择信号(线223)为逻辑高值，则第一电平移位器404a可以将提升的控制信号(线215a)传输到第一阵列NMOS开关240，并且第二电平移位器404b可以将基准电压传输到第二阵列NMOS开关244。例如，如果第一选择信号(线221)为逻辑高值且第二选择信号(线223)为逻辑低值，则第一电平移位器404a可以将基准电压传输到第一阵列NMOS开关240，并且第二电平移位器404b可以将补充的提升的控制信号(线215b)传输到第二阵列NMOS开关244。响应于选择信号(线221、223)指示传输补充的提升的控制信号(框910：是)，第二电平移位器404b将补充的提升的控制信号(线215a)传输到多路复用器206(框914)。响应于选择信号(线221、223)指示传输提升的控制信号(框910：否)，第一电平移位器404a将提升的控制信号(线215a)传输到多路复用器206(框912)。在将升压网络402的输出412处的信号传输到多路复用器206之后(在框914处补充的提升的、在框912处提升的或在框906未被提升的)，升压电路236确定是否继续操作(框916)。如果升压电路236确定继续操作(例如，框916的执行返回是)，则控制进行到框902。可替代地，响应于升压电路236确定不继续操作(例如，框916的执行返回否)，则过程900停止。

图10是被构造为执行图8和图9的指令来实施图2和图3的示例控制器234、图2和图4的示例升压电路236和/或图4和图5的示例第一电平移位器404a和/或第二电平移位器404b的示例处理平台的框图。例如，处理器平台1000可以是服务器、个人电脑、工作站、自学习机(例如神经网络)、移动设备(例如手机、智能手机、平板电脑诸如iPadTM)、个人数字助理(PDA)、互联网设施、DVD播放器、CD播放器、数字录像机、蓝光播放器、游戏机、个人录像机、机顶盒、耳机或其他可穿戴设备，或任何其他类型的计算设备。

所示的示例的处理器平台1000包括处理器1012。所示的示例的处理器1012是硬件。例如，处理器1012可以由来自任何期望系列或制造商的一个或多个集成电路、逻辑电路、微处理器、GPU、DSP或控制器来实施。硬件处理器可以是基于半导体(例如，基于硅)的设备。在该示例中，处理器实施示例信号分析器302、示例信号发生器304、示例感测接口306和/或更一般地，图2和图3的示例控制器234，和/或示例升压网络402、示例第一电平移位器404a、示例第二电平移位器404b、示例电压输入406、示例第一反相器414、示例第二反相器416、示例第三反相器418、示例第四反相器420、示例第五反相器422、示例第一开关424、示例第二开关426、示例第三开关428、示例电容器430和/或更一般地，图2和图4的示例升压电路236，和/或示例移位网络502、示例第一反相器504、示例第二反相器506、示例第一开关508、示例第二开关510、示例第三开关512、示例第四开关514、示例第五开关516、示例第六开关518、示例第七开关520、示例第八开关522、示例第九开关524、示例第十开关526和/或更一般地，图4和图5的示例第一电平移位器404a和/或示例第二电平移位器404b。

所示的示例的处理器1012包括本地存储器1013(例如，高速缓存)。所示的示例的处理器1012经由总线1018与包括易失性存储器1014和非易失性存储器1016的主存储器通信。易失性存储器1014可以由同步动态随机存取存储器(SDRAM)、动态随机存取存储器(DRAM)、动态随机存取存储器和/或任何其他类型的随机存取存储器设备来实施。非易失性存储器1016可以由闪存和/或任何其他期望类型的存储器设备来实施。对主存储器1014、1016的访问由存储器控制器控制。

所示的示例的处理器平台1000还包括接口电路1020。接口电路1020可以通过任何类型的接口标准来实施，例如以太网接口、通用串行总线(USB)、接口、近场通信(NFC)接口和/或PCI express接口。

在所示的示例中，一个或多个输入设备1022连接到接口电路1020。(一个或多个)输入设备1022允许用户将数据和/或命令输入到处理器1012中。(一个或多个)输入设备可以通过例如音频传感器、麦克风、相机(静止或视频)、键盘、按钮、鼠标、触摸屏、触控板、轨迹球、等值点(isopoint)和/或语音识别系统来实施。

一个或多个输出设备1024也连接到所示的示例的接口电路1020。输出设备1024可以例如通过显示设备(例如，发光二极管(LED)、有机发光二极管(OLED)、液晶显示器(LCD)、阴极射线管显示器(CRT)、面内切换(IPS)显示器、触摸屏等)、触觉输出设备、打印机和/或扬声器来实施。因此，所示的示例的接口电路1020通常包括图形驱动卡、图形驱动芯片和/或图形驱动处理器。

所示的示例的接口电路1020还包括诸如发射器、接收器、收发器、调制解调器、住宅网关、无线接入点和/或网络接口之类的通信设备以促进经由网络1026与外部机器(例如，任何种类的计算设备)的数据交换。通信可以经由例如以太网连接、数字用户线(DSL)连接、电话线连接、同轴电缆系统、卫星系统、站线(line-of-site)无线系统、蜂窝电话系统等。

所示的示例的处理器平台1000还包括用于存储软件和/或数据的一个或多个大容量存储设备1028。这种大容量存储设备1028的示例包括软盘驱动器、硬盘驱动器磁盘、压缩磁盘驱动器、蓝光磁盘驱动器、独立磁盘冗余阵列(RAID)系统和数字多功能磁盘(DVD)驱动器。

图8和图9的机器可执行指令1032可以存储在大容量存储设备1028、易失性存储器1014、非易失性存储器1016和/或可移动非暂时性计算机可读存储介质(诸如CD或DVD)中。

从上文可以理解，已经公开了降低计算设备的功耗的示例方法、装置和制品。示例方法、装置和制品改进了存储器阵列的读取操作在其上可靠的操作区域。另外，本文公开的示例方法、装置和制品读取存储在存储器阵列中的存储器位、指令和/或其他信息，而无需使用额外的易失性存储器架构。本文公开的示例减少了访问存储器的计算负担。所公开的方法、装置和制品通过降低计算设备的功耗和增加可以在其上读取存储器的操作区域来提高使用计算设备的效率。所公开的方法、装置和制品因此针对计算机功能中的一个或多个改进。

尽管本文已经公开了某些示例方法、装置和制品，但本专利的覆盖范围不限于此。相反，本专利涵盖了完全落入本专利的权利要求的范围内的所有方法、装置和制品。