一种有效抑制开关漏电的低功耗触发器
阅读说明：本技术 一种有效抑制开关漏电的低功耗触发器 (Low-power-consumption trigger capable of effectively inhibiting switch electric leakage ) 是由 王梓淇 雷晓 黄少卿 肖培磊 连瑞 于 2021-09-29 设计创作，主要内容包括：本发明公开一种有效抑制开关漏电的低功耗触发器,属于数字电路领域,包括两个一致的逻辑单元逻辑A110和逻辑B120。逻辑A110中两对对偶连接MOS管交替导通产生高低电平,通过控制两列串联NMOS管的导通与关断产生第一个90°相移；所述逻辑A110的状态输出驱动下一个逻辑B120,完成前半周期触发状态；逻辑B120中两对对偶连接MOS管交替导通产生高低电平,通过控制两列串联NMOS管的导通与关断产生第二个90°相移,输出触发逻辑状态,并反馈至所述逻辑A110,完成后半周期的触发状态；至此两次90°相移叠加,完成180°整周期的下降沿触发,完成信号二分频。这种触发器内部逻辑对称,电平转换速度快,可以有效抑制开关漏电。(The invention discloses a low-power-consumption trigger capable of effectively inhibiting switch leakage, which belongs to the field of digital circuits and comprises a logic A110 and a logic B120 which are consistent. Two pairs of dual-connection MOS tubes in the logic A110 are alternately switched on to generate high and low levels, and a first 90-degree phase shift is generated by controlling the switching on and off of two rows of series NMOS tubes; the state output of the logic A110 drives the next logic B120 to complete the trigger state of the previous half period; two pairs of dual-connection MOS tubes in the logic B120 are alternately conducted to generate high and low levels, a second 90-degree phase shift is generated by controlling the conduction and the disconnection of two rows of series NMOS tubes, a trigger logic state is output and fed back to the logic A110, and the trigger state of a second half cycle is completed; so far, 90-degree phase shift superposition is carried out twice, falling edge triggering of a 180-degree whole period is completed, and signal frequency halving is completed. The trigger has symmetrical internal logic and high level conversion speed, and can effectively inhibit switch leakage.)
技术领域
本发明涉及数字电路技术领域，特别涉及一种有效抑制开关漏电的低功耗触发器。
背景技术
逻辑门作为数字电路的核心单元，其包括反相器、与非门、或非门等固定结构，以及异或、同或和触发器等功能逻辑门。其中，触发器用途广、结构变化丰富、实现功能多样。触发器包括但不限于D触发器、RS触发器、JK触发器、T触发器等。
通常来说，在实际数字系统中往往包含大量存储单元，而且经常要求它们在同一时刻同步动作；为达到这个目的，每个存储单元电路上引入一个时钟脉冲CLK作为控制信号，只有当CLK到来时，电路才被触发，并根据输入信号改变输出状态。这种在时钟信号触发时才能动作的存储单元电路称为触发器，以区别没有时钟信号控制的锁存器。但传统的触发器往往需要逻辑门共同组成，从而造成了芯片面积增大、且漏电大的问题。
发明内容
本发明的目的在于提供一种有效抑制开关漏电的低功耗触发器，以解决传统触发器需要逻辑门组成而增大芯片面积、且漏电大的问题。
为解决上述技术问题，本发明提供了一种有效抑制开关漏电的低功耗触发器，包括：
逻辑A110，两对对偶连接MOS管交替导通产生高低电平，通过控制两列串联NMOS管的导通与关断产生第一个90°相移；所述逻辑A110的状态输出驱动下一个逻辑B120，完成前半周期触发状态；
逻辑B120，两对对偶连接MOS管交替导通产生高低电平，通过控制两列串联NMOS管的导通与关断产生第二个90°相移，输出触发逻辑状态，并反馈至所述逻辑A110，完成后半周期的触发状态；至此两次90°相移叠加，完成180°整周期的下降沿触发，完成信号二分频。
可选的，所述逻辑A110包括PMOS管PM1和PM2、NMOS管NM1、NM2、NM4、NM5、NM6和NM7；
PMOS管PM1的源极和PMOS管PM2的源极均连接电源电压，PMOS管PM1的栅极连接PMOS管PM2的漏极，PMOS管PM1的漏极连接PMOS管PM2的源极；
NMOS管NM2、NM4、NM5和NM7的源极均接地电位；NMOS管NM1的漏极连接NMOS管NM4的漏极、PMOS管PM1的漏极和NMOS管NM5的栅极；NMOS管NM1的源极连接NMOS管NM2的漏极；NMOS管NM4的栅极连接NMOS管NM5的漏极，NMOS管NM5的栅极连接NMOS管NM4的漏极；NMOS管NM6的漏极连接NMOS管NM5的漏极、PMOS管PM2的漏极和NMOS管NM4的栅极；NMOS管NM6的源极连接NMOS管NM7的漏极；NMOS管NM2的栅极和NMOS管NM7的栅极同时连接外部输入信号CPN。
可选的，所述逻辑B120包括PMOS管PM3和PM4、NMOS管NM8、NM9、NM11、NM12、NM13和NM14；
PMOS管PM3的源极和PMOS管PM4的源极均连接电源电压，PMOS管PM3的栅极连接PMOS管PM4的漏极，PMOS管PM3的漏极连接PMOS管PM4的源极；
NMOS管NM9、NMOS管NM11、NMOS管NM12和NMOS管NM14的源极均接地电位；NMOS管NM8的漏极连接NMOS管NM11的漏极、PMOS管PM3的漏极和NMOS管NM12的栅极；NMOS管NM8的源极连接NMOS管NM9的漏极；NMOS管NM11的栅极连接NMOS管NM12的漏极，NMOS管NM12的栅极连接NMOS管NM11的漏极；NMOS管NM13的漏极连接NMOS管NM12的漏极、PMOS管PM4的漏极和NMOS管NM11的栅极；NMOS管NM13的源极连接NMOS管NM14的漏极；NMOS管NM9的栅极和NMOS管NM14的栅极同时连接外部输入信号CP。
可选的，所述逻辑A110的输出端连接逻辑B120，所述逻辑B120的输出端即为触发器输出端，并且反馈至所述逻辑A110构成反馈回路；并且，
所述逻辑A110的输出端A连接至所述逻辑B120中NMOS管NM13的栅极；所述逻辑A110的输出端B连接至所述逻辑B120中NMOS管NM8的栅极；所述逻辑B120的输出端C连接至所述逻辑A110中NMOS管NM1的栅极；所述逻辑B120的输出端D连接至所述逻辑A110中NMOS管NM6的栅极。
可选的，所述逻辑B120的输出端C和输出端D为触发器的输出端QN和Q。
可选的，所述有效抑制开关漏电的低功耗触发器还包括NMOS管NM3和NM10；。
可选的，NMOS管NM3的源极接地电位，NM3漏极连接NM1漏极；NM3栅极连接输入使能信号
NMOS管NM10的源极接地电位，NM10漏极连接NM8漏极，NM10栅极连接输入使能信号
在本发明提供的有效抑制开关漏电的低功耗触发器，具有以下有益效果：
(1)结构完全对称，对偶连接的PMOS和NMOS管实现了90°相移，此结构能有效抑制开关漏电，即使输入信号转换时间较慢，也可以有效抑制开关漏电，且漏电极小；
(2)结构对称，对于后期版图绘制及MOS管一致性有较大提升，以实现版图面积降低；
(3)触发器为下降沿触发，将同时实现二分频功能；可附加使能逻辑，使触发器具备清零功能。
附图说明
图1是本发明提供的传统触发器的结构原理图；
图2是本发明提供的一种无使能结构的有效抑制开关漏电的触发器结构原理图；
图3是本发明提供的一种有使能结构的有效抑制开关漏电的触发器结构原理图；
图4是本发明提供的一种有效抑制开关漏电触发器的时序图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种有效抑制开关漏电的低功耗触发器作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种有效抑制开关漏电的低功耗触发器，其结构如图2所示，包括逻辑A110和逻辑B120。在所述逻辑A110中，两对对偶连接MOS管交替导通产生高低电平，通过控制两列串联NMOS管的导通与关断产生第一个90°相移；所述逻辑A110的状态输出驱动下一个逻辑B120，完成前半周期触发状态；在所述逻辑B120中，两对对偶连接MOS管交替导通产生高低电平，通过控制两列串联NMOS管的导通与关断产生第二个90°相移，输出触发逻辑状态，并反馈至所述逻辑A110，完成后半周期的触发状态；至此两次90°相移叠加，完成180°整周期的下降沿触发，完成信号二分频。
请继续参阅图2，所述逻辑A110包括PMOS管PM1和PM2、NMOS管NM1、NM2、NM4、NM5、NM6和NM7；PMOS管PM1的源极和PMOS管PM2的源极均连接电源电压，PMOS管PM1的栅极连接PMOS管PM2的漏极，PMOS管PM1的漏极连接PMOS管PM2的源极；NMOS管NM2、NM4、NM5和NM7的源极均接地电位；NMOS管NM1的漏极连接NMOS管NM4的漏极、PMOS管PM1的漏极和NMOS管NM5的栅极；NMOS管NM1的源极连接NMOS管NM2的漏极；NMOS管NM4的栅极连接NMOS管NM5的漏极，NMOS管NM5的栅极连接NMOS管NM4的漏极；NMOS管NM6的漏极连接NMOS管NM5的漏极、PMOS管PM2的漏极和NMOS管NM4的栅极；NMOS管NM6的源极连接NMOS管NM7的漏极；NMOS管NM2的栅极和NMOS管NM7的栅极同时连接外部输入信号CPN。
所述逻辑B120包括PMOS管PM3和PM4、NMOS管NM8、NM9、NM11、NM12、NM13和NM14；PMOS管PM3的源极和PMOS管PM4的源极均连接电源电压，PMOS管PM3的栅极连接PMOS管PM4的漏极，PMOS管PM3的漏极连接PMOS管PM4的源极；NMOS管NM9、NMOS管NM11、NMOS管NM12和NMOS管NM14的源极均接地电位；NMOS管NM8的漏极连接NMOS管NM11的漏极、PMOS管PM3的漏极和NMOS管NM12的栅极；NMOS管NM8的源极连接NMOS管NM9的漏极；NMOS管NM11的栅极连接NMOS管NM12的漏极，NMOS管NM12的栅极连接NMOS管NM11的漏极；NMOS管NM13的漏极连接NMOS管NM12的漏极、PMOS管PM4的漏极和NMOS管NM11的栅极；NMOS管NM13的源极连接NMOS管NM14的漏极；NMOS管NM9的栅极和NMOS管NM14的栅极同时连接外部输入信号CP。
所述逻辑A110的输出端连接逻辑B120，所述逻辑B120的输出端即为触发器输出端，并且反馈至所述逻辑A110构成反馈回路；并且，所述逻辑A110的输出端A连接至所述逻辑B120中NMOS管NM13的栅极；所述逻辑A110的输出端B连接至所述逻辑B120中NMOS管NM8的栅极；所述逻辑B120的输出端C连接至所述逻辑A110中NMOS管NM1的栅极；所述逻辑B120的输出端D连接至所述逻辑A110中NMOS管NM6的栅极。所述逻辑B120的输出端C和输出端D为触发器的输出端QN和Q。
本发明还提供了一种有使能结构的有效抑制开关漏电的低功耗触发器，其结构如图3所示，与如图2所示的无使能结构的有效抑制开关漏电的低功耗触发器相比，区别在于，该有使能结构的有效抑制开关漏电的低功耗触发器还包括NMOS管NM3和NM10，如图3所示，NMOS管NM3的源极接地电位，NM3漏极连接NM1漏极；NM3栅极连接输入使能信号NMOS管NM10的源极接地电位，NM10漏极连接NM8漏极，NM10栅极连接输入使能信号
本实施例有效抑制开关漏电触发器的时序图如图4，前半段为使能有效状态，后半段使能无效，工作原理如下：
使能信号先行从高电平清零状态，转变为低电平有效状态，转换过程中，NMOS管NM3和NMOS管NM10从导通状态转换为关断状态，输出端A和输出端C电平由低电平转换为高电平，触发器输出有效。
对于逻辑A110，当输入端输入信号CPN为低电平时，此时NMOS管NM2和NMOS管NM7关断，那么NMOS管NM1和NMOS管NM6状态将不影响第一个半周期；由于使能信号由高电平转化为低电平，逻辑A110中输出端A点电压由低电平转换为高电平，PMOS管PM2关断、NMOS管NM5导通，PMOS管PM2的漏极即输出端B电压被拉至低电平，同时NMOS管NM4关断、PMOS管PM1导通，PMOS管PM1导通输出端A即PMOS管PM1的漏极电压为高电平，完成输入信号前半周期电平转换，并产生第一个90°相移。
对于逻辑B120，此时，输入信号CP为高电平，NMOS管NM9和NMOS管NM14导通，输出端B连接NMOS管NM8的栅极且输出为低电平，那么NMOS管NM8关断，输出端C将不受NMOS管NM8和NMOS管NM9影响；输出端A连接NMOS管NM13的栅极且输出为高电平，那么NMOS管NM13导通，输出端D将受到NMOS管NM13和NMOS管NM14影响，输出端D电位为低电平，NMOS管NM11的栅极和PMOS管PM3的栅极为低电平，那么NMOS管NM11关断、PMOS管PM3导通；此时，输出端C为高电平，PMOS管PM4的栅极和NMOS管NM12的栅极连接输出端C，那么PMOS管PM4关断、NMOS管NM12导通，输入信号后半周期电平转换，并产生第二个90°相移。
逻辑B120输出端C和输出端D，即为输出端QN和Q；同时，输出端端C和输出端D将输出信号反馈至逻辑A110的NMOS管NM1和NMOS管NM6，至此构成完整回路。
本发明提供的触发器具备分频功能，输入信号的整个周期为输出信号的半周期，因此上述工作原理即为输出信号的前半周期；由于结构一致，即逻辑A110和逻辑B120状态相反，实现输出信号后半周期。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
- 上一篇：一种医用注射器针头装配设备
- 下一篇：逻辑电路