具体实施方式

图1是根据实施例的单元的视图，以及图2是根据实施例的示出集成电路(IC)的性能与面积的关系的图。具体地，图1的上部指示两输入NAND门NAND2的电路图，并且图1的下部在由X轴和Y轴形成的平面上示意性地指示与两输入NAND门NAND2相对应的第一单元C11和第二单元C12的布局。这里，X轴方向和Y轴方向可以分别被称为第一水平方向和第二水平方向，并且Z轴方向可以被称为垂直方向。由X轴和Y轴形成的平面可以被称为水平面，紧挨另一个组件沿+Z方向相对放置的组件可以被称为在另一个组件之上的组件，并且紧挨另一个组件沿-Z方向相对放置的组件可以被称为另一个组件之下的组件。另外，组件的面积可以指示组件在与水平面平行的平面上所占据的大小，并且组件的高度可以指示组件在Y轴方向上的长度。在本文的附图中，为了方便附图，可以仅示出一些层，并且为了指示布线层的图案和下部图案之间的连接，即使通孔位于布线层的图案下方，也可以示出通孔。

IC可以包括多个单元。单元是在IC中包括的布局的单位，可以被设计以执行预定义的功能，并且可以被称为标准单元。IC可以包括多个各种单元，并且单元可以沿着多个行对齐。例如，参考图1，第一单元C11和第二单元C12可以分别在沿X轴方向延伸的行上。在行之间的边界中，被施加正电源电压VDD和负电源电压VSS(或地电势)中的每一个的图案(这里可以被称为电力线或电力轨)可以沿X轴方向延伸，并且其中形成P型晶体管的有源区和其中形成N型晶体管的有源区可以在X轴方向上延伸。类似于第一单元C11和第二单元C12，被放置在单个行中的单元可以被称为单高度单元，并且类似于图4的一些单元C14、C15、C17等，被连续放置在两个或更多个相邻行中的单元可以被称为多高度单元(multiple heightcell)或多高度单元(multi-height cell)。

如图1所示，有源区中的至少一个有源图案可以在X轴方向上延伸，并且有源图案可以通过与在Y轴方向上延伸的栅极电极相交而形成晶体管。当鳍形有源图案在X轴方向上延伸时，由有源图案和栅极电极形成的晶体管可以被称为鳍式场效应晶体管(FinFET)。如以下参考图3A至图3D所述的，将主要参考包括FinFET的单元来描述示例实施例，但是将理解的是，示例实施例也可以被应用于包括具有不同于FinFET的结构的晶体管的单元。例如，有源图案可以包括在Z轴方向上彼此分离并且在X轴方向上延伸的多个纳米片，并且单元可以包括由多个纳米片和栅极电极形成的多桥沟道FET(MBCFET)。可替换地，单元可以包括具有其中通过介电壁将用于P型晶体管的纳米片与用于N型晶体管的纳米片隔离从而使N型晶体管相对接近P型晶体管的结构的ForkFET。可替换地，单元可以包括具有其中利用其间的沟道区域使源极/漏极区域在Z轴方向上彼此分离且栅极电极包围沟道区域的结构的垂直FET(VFET)。可替换地，单元可以包括诸如互补FET(CFET)、负CFET(NCFET)或碳纳米管(CNT)FET的FET，或包括双极结型晶体管或另一三维晶体管。

参考图1，两输入NAND门NAND2可以具有第一输入A和第二输入B以及输出Y，并且包括两个n型FET(NFET)和两个p型FET(PFET)。第一单元C11和第二单元C12可以提供相同的功能但是具有不同的性能。例如，第一单元C11和第二单元C12中的每一个可以通过对第一输入A和第二输入B执行NAND逻辑运算来生成输出Y，并且可以具有彼此不同的驱动强度和操作速度。例如，第二单元C12可以具有比第一单元C11更大的面积，并且可以提供比第一单元C11更高的驱动强度和操作速度。这里，具有相对较小面积的单元，诸如第一单元C11，可以被称为高密度(HD)单元，并且其中放置HD单元的区域和包括HD单元的块可以分别被称为HD区域和HD块。另外，提供相对较高性能的单元，诸如第二单元C12，可以被称为高性能(HP)单元，并且其中放置HP单元的区域和包括HP单元的块可以分别被称为HP区域和HP块。如图1所示，作为HD单元的第一单元C11可以具有第一高度H1作为Y轴方向上的长度，并且作为HP单元的第二单元C12可以具有大于第一高度H1的第二高度H2作为在Y轴方向上的长度(H2>H1)。因此，第一单元C11可以被放置在具有第一高度H1的行中，并且第二单元C12可以被放置在具有第二高度H2的行中。

参考图2，仅包括HD单元的HD块可以具有最小的面积并且提供最低的性能，而仅包括HP单元的HP块可以提供最高的性能并且具有最大的面积。HD块可以包括放置在具有相对较小的高度——例如第一高度H1——的行中的HD单元，并且HP块可以包括放置在具有相对较大的高度——例如第二高度H2——的行中的HP单元。IC可以具有包括比仅由HD块提供的性能更高的性能以及比仅HP块的面积更小的面积的需求，并且因此，如图2所示，可以采用混合行块。也就是说，混合行块可以包括放置在具有第一高度H1的行中的HD单元(例如，图1的C11)和放置在具有第二高度H2的行中的HP单元(例如，图1的C12)，并且因此，可以提供与IC的需求相对应的性能和面积。

在混合行块中，可能需要适当地配置放置HD单元的行(即，HD行)和放置HP单元的行(即，HP行)。例如，在IC的布图规划(floorplan)过程中可以确定连续放置的HD行、即一系列HD行的行数和连续放置的HP行、即一系列HP行的行数，并且然后，HD单元可以被放置在HD行中，并且HP单元可以被放置在HP行中。如以下参考附图所述，可以实现提供最优面积和性能的混合行块，并且因此，可以提供满足性能需求并且具有高集成度的IC。另外，可以轻易地设计满足需求的IC，并且因此，可以显著减少IC的上市时间。

返回参考图1，在作为HD单元的第一单元C11中其中形成N型晶体管的有源区(或其中形成P型晶体管的有源区)可以具有第一宽度W1作为Y轴方向上的长度，而在第二单元C12中其中形成N型晶体管的有源区(或形成P型晶体管的有源区)可以具有大于第一宽度W1的第二宽度W2作为在Y轴方向上的长度(W2>W1)。另外，第一单元C11可以包括在X轴方向上彼此并行延伸的六个有源图案，而第二单元C12可以包括在X轴方向上彼此并行延伸的八个有源图案。另外，第一单元C11和第二单元C12可以包括在第一布线层M1中在X轴方向上彼此并行延伸的轨道上对齐并放置的图案，其中第一单元C11可以具有五个可用轨道T1至T5，而第二单元C12可以具有七个可用轨道T1至T7。然而，如图1所示，在第一单元C11中包括的栅极电极之间的间距CPP可以与在第二单元C12中包括的栅极电极之间的间距CPP相同，并且因此，在混合行块中，尽管第一单元C11和第二单元C12可以分别被放置在具有不同高度的行中，但是第一单元C11中的栅极电极和第二单元C12中的栅极电极可以在Y轴方向上对齐。换句话说，在第一单元C11和第二单元C12在Y轴方向上彼此相邻的情况下，第一单元C11的第一栅极电极和第二栅极电极可以分别与第二单元C12的第一栅极电极和第二栅极电极共线。

图3A至图3D是根据实施例的单元结构的横截面图。具体地，图3A的横截面图示出了图1的沿线X1-X1'截取的第一个单元C11的横截面，图3B的横截面图示出了图1的沿线X2-X2'截取的第一个单元C11的横截面，图3C的横截面图示出了图1的沿线Y1-Y1'截取的第一个单元C11的横截面，以及图3D的横截面图示出了图1的沿线Y2-Y2'截取的第一个单元C11的横截面。可以在栅极电极的一侧上形成栅极隔离物，并且可以在栅极电极和栅极隔离物之间以及在栅极电极的下表面上形成栅极介电膜。另外，可以在接触和/或通孔的表面上形成阻挡膜。在下文中，将参考图1描述图3A至图3D，并且将不参考图3A至图3D提供重复的描述。

参考图3A，衬底10可以包括块状硅或绝缘体上硅(SOI)，并且作为非限制性示例，衬底10可以包括硅锗(SiGe)、绝缘体上锗硅(SGOI)、锑化铟(InSb)、碲化铅(PbTe)化合物、砷化铟(InAs)、磷化物、砷化镓(GaAs)、锑化镓(GaSb)等。第二鳍F2可以在衬底10上在X轴方向上延伸，并且第一源极/漏极区域SD21至第三源极/漏极区域SD23可以在第二鳍F2上形成。第一层间绝缘层31至第四层间绝缘层34可以在第二鳍F2上形成。第一源极/漏极区域SD21和第二源极/漏极区域SD22可以形成具有第一栅极电极G1的晶体管，即，p型场效应晶体管(PFET)，并且第二源极/漏极区域SD22和第三源极/漏极区域SD23可以形成具有第二栅极电极G2的PFET。

第一源极/漏极接触CA1至第三源极/漏极接触CA3可以通过穿过第二层间绝缘层32被分别连接至第一源极/漏极区域SD21至第三源极/漏极区域SD23。在一些实施例中，第一源极/漏极接触CA1至第三源极/漏极接触CA3中的至少一个可以被形成为穿过第一层间绝缘层31的下源极/漏极接触和穿过第二层间绝缘层32的上源极/漏极接触。第一源极/漏极通孔VA1和第二源极/漏极通孔VA2可以通过穿过第三层间绝缘层33分别被连接到第一源极/漏极接触CA1和第三源极/漏极接触CA3，并且共同被连接到在第一布线层M1中形成的输出引脚P21。因此，输出引脚P21可以通过第一源极/漏极通孔VA1和第一源极/漏极接触CA1被电连接到第一源极/漏极区域SD21，并且可以通过第二源极/漏极通孔VA2和第三源极/漏极接触CA3被电连接到第三源极/漏极区域SD23。其中形成第一源极/漏极通孔VA1和第二源极/漏极通孔VA2的层可以被称为第一通孔层，并且其中形成输出引脚P21和第四层间绝缘层34的层可以被称为第一布线层M1。

如图3B所示，可以在衬底10上形成器件隔离层ISO。如以下参考图3C和图3D所述，器件隔离层ISO可以将有源区彼此隔离。第一层间绝缘层31至第四层间绝缘层34可以被形成在器件隔离层ISO上，并且第三源极/漏极接触CA3可以穿过第二层间绝缘层32。第一栅极接触CB1可以通过穿过第二层间绝缘层32被连接到第二栅极电极G2，并且第一栅极通孔VB1可以通过穿过第三层间绝缘层33被连接到第一栅极接触CB1和第一输入引脚P22。因此，第一输入引脚P22可以通过第一栅极通孔VB1和第一栅极接触CB1被电连接到第二栅极电极G2。在一些实施例中，不像图3B所示那样，第一栅极接触CB1可以被省略，并且第一输出引脚P22可以通过穿过第二层间绝缘层32和第三层间绝缘层33二者的栅极通孔被电连接到第二栅极电极G2。

参考图3C，可以在衬底10上形成场绝缘层20。作为非限制性示例，场绝缘层20可以包括二氧化硅(SiO₂)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)或者其两个或更多个的组合。在一些实施例中，场绝缘层20可以包围有源图案的一些侧面，即，鳍，如图3C所示。第一层间绝缘层31至第四层间绝缘层34可以在场绝缘层20上形成。第一鳍F1至第六鳍F6可以在场绝缘层20上在X轴方向上延伸，并且六个源极/漏极区域SD11至SD61可以分别在第一鳍F1至第六鳍F6上形成。器件隔离层ISO可以在X轴方向上在第三鳍F3和第四鳍F4之间延伸，并且第一有源区RX1和第二有源区RX2可以通过器件隔离层ISO被彼此隔离。

第一源极/漏极接触CA1可以通过穿过第二层间绝缘层32被连接到三个源极/漏极区域SD11、SD21和SD31，并且因此，三个源极/漏极区域SD11、SD21和SD31可以被彼此电连接。另外，第四源极/漏极接触CA4可以通过穿过第二层间绝缘层32被连接到三个源极/漏极区域SD41、SD51和SD61，并且因此，三个源极/漏极区域SD41、SD51和SD61可以被彼此电连接。第二源极/漏极通孔VA2可以通过穿过第三层间绝缘层33被连接到第一源极/漏极接触CA1，并且被连接到输出引脚P21。另外，第三源极/漏极通孔VA3可以通过穿过第三层间绝缘层33被连接到第四源极/漏极接触CA4，并且被连接到在第一布线层M1中形成并且被施加负电源电压(或地电位)VSS的图案P25。在第一布线层M1中，被施加正电源电压VDD的图案P24和被施加负电源电压VSS的图案P25可以在X轴方向上彼此并行延伸，并且输出引脚P21、第一输入引脚P22和第二输入引脚P23可以在第一布线层M1中形成。

参考图3D，场绝缘层20可以在衬底10上形成，并且穿过场绝缘层20的第一鳍F1至第六鳍F6可以与在Y轴方向上延伸的第二栅极电极G2相交。作为非限制性示例，第二栅极电极G2可以包括钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)或者其两种或更多种的组合，或者包括诸如Si或SiGe的非金属。另外，第二栅极电极G2可以通过堆叠两种或更多种导电材料而形成，例如，氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)、碳化钛铝(TialC)，或者包括其两种或更多种的组合的工作功能控制层，以及包括W、Al等的填充导电层。

图4是根据示例实施例的IC 40的布局的俯视图。具体地，图4的俯视图示意性地示出了在IC 40中包括的一些单元。

HD区域和HP区域可以被交替放置。例如，如图4所示，第一HD区域HD1可以在第一HP区域HP1和第二HP区域HP2之间，并且第二HP区域HP2可以在第一HD区域HD1和第二HD区域HD2之间。HD区域内的HD行可以具有第一高度H1，并且与一系列HD行R11至R1m相对应的全部第一HD区域HD1的高度H_HD可以对应于m个HD行R11至R1m的总高度(H_HD＝m*H1，m是大于1的整数)。另外，HP区域内的HP行可以具有第二高度H2，第二高度H2大于第一高度H1(H2>H1)，并且与一系列HP行R21至R2n相对应的全部第二HP区域HP2的高度H_HP可以对应于n个HP行R21至R2n的总高度(H_HP＝n*H2，n是大于1的整数)。在下文中，假设HD区域具有被称为HD区域高度的特定高度H_HD，并且HP区域具有被称为HP区域高度的特定高度H_HP，但是，在一些实施例中，两个或更多个HD区域可以分别具有不同的高度，并且两个或更多个HP区域也可以分别具有不同的高度。另外，假设HD单元具有第一高度H1，并且HP单元具有第二高度H2，第二高度H2大于第一高度H1。

IC 40可以包括放置在第一HD区域HD1中的多个HD单元C11至C18，并且多个HD单元C11至C18可以包括单高度HD单元C11、C12、C13、C16和C18以及多高度HD单元C14、C15和C17。在一些实施例中，第一HD区域HD1的高度H_HD(即，m*H1)可以基于放置在第一HD区域HD1中的HD单元C11至C18被确定。例如，第一HD区域HD1的高度H_HD可以基于具有最大高度的多高度HD单元(可以被称为第一多高度单元)——例如图4中放置在第一HD区域HD1中的HD单元C11至C18当中的HD单元C14——的高度被确定。另外，IC 40可以包括放置在第二HP区域HP2中的多个HP单元C21至C29，并且多个HP单元C21至C29可以包括单高度HP单元C21、C22、C25、C27、C28和C29以及多高度HP单元C23、C24和C26。在一些实施例中，第二HP区域HP2的高度H_HP(即，n*H2)可以基于放置在第二HP区域HP2中的HP单元C21至C29被确定。例如，第二HP区域HP2的高度H_HP可以基于具有最大高度的多高度HP单元(可以被称为第二多高度单元)——例如图4中放置在第二HP区域HP2中的HP单元C21至C29当中的HP单元C24——的高度被确定。

图5A和图5B是根据示例实施例的IC的布局的俯视图。具体地，图5A的俯视图示出了包括放置在具有两个不同高度之一的高度的行中的单元的IC50a的布局，并且图5B的俯视图示出了包括放置在具有三个不同高度中的任一个高度的行中的单元的IC 50b的布局。在下文中，将不参考图5A和图5B提供重复的描述。

参考图5A，IC 50a可以包括交替放置的HD区域和HP区域。例如，如图5A所示，IC50a可包括第一HD区域HD1至第三HD区域HD3和第一HP区域HP1至第三HP区域HP3，每一个HD区域具有HD区域高度H_HD，并且每一个HP区域具有HP区域高度H_HP，其中，第一HD区域HD1至第三HD区域HD3和第一HP区域HP1至第三HP区域HP3可以被交替放置。如以上参考图4等所述，具有第一高度H1的HD单元可以被放置在第一HD区域HD1至第三HD区域HD3中，并且具有大于第一高度H1的第二高度H2的HP单元可以被放置于第一HP区域HP1至第三HP区域HP3中。

参考图5B，IC 50b可以不仅包括交替放置的HD区域和HP区域，而且包括中间密度(MD)区域，其中HD区域、MD区域和HP区域可以被接连放置。例如，如图5B所示，IC 50b可以包括每一个具有HD区域高度H_HD的第一HD区域HD1和第二HD区域HD2，包括每一个具有高度H_MD的第一MD区域MD1和第二MD区域MD2，并且包括每一个具有HP区域高度H_MP的第一HP区域HP1和第二HP区域HP2。IC 50b可以包括被放置在第一MD区域和第二MD区域中的MD单元。MD单元可以具有比HD单元更大的面积以及更高的性能并且具有比HP单元更小的面积以及更低的性能。为此，第一MD区域和第二MD区域可以对应于每一个具有高度大于第一高度H1并且小于第二高度H2的MD行。

在一些实施例中，不像图5A的IC 50a和图5B的IC 50b那样，IC可以包括放置在具有四个不同高度的行中的单元。在下文中，将主要参考具有交替放置的HD区域和HP区域的IC——如IC 50a——来描述示例实施例，但是示例实施例不限于此。

图6是根据示例实施例的制造IC的方法的流程图。具体地，图6的流程图示出了制造包括混合行块的IC的方法的示例。如图6所示，制造IC的方法可以包括多个操作S20、S40、S60和S80。

单元库(或标准单元库)D12可以包括关于单元的信息，例如功能信息、特征信息和布局信息。如图6所示，单元库D12可以包括定义HD单元的第一数据D_HD以及定义HP单元的第二数据D_HP。例如，第一数据D_HD可以定义具有与第一高度H1的倍数相对应的高度的HD单元，并且第二数据D_HP可以定义具有与第二高度H2的倍数相对应的高度的HP单元。例如，每一个HD单元可以具有与第一高度H1的任何整数倍相对应的相应高度，并且每一个HP单元可以具有与第二高度H2的任何整数倍相对应的相应高度。

在操作S20中，可以执行从寄存器传送级(register transfer level，RTL)数据D11生成网表D13的逻辑综合操作。例如，半导体设计工具(例如，逻辑综合工具)可以通过参考单元库D12对RTL数据D11执行逻辑综合来生成包括位流或网表的网表D13，RTL数据D11由诸如超高速集成电路(VHSIC)硬件描述语言(VHDL)或Verilog的硬件描述语言(HDL)创建。半导体设计工具可以基于IC的需求从单元库D12中选择HD单元或HP单元。例如，当信号路径的定时具有特定容限时，半导体设计工具可以选择HD单元而不是提供相同功能的HP单元。

在操作S40中，可以执行从网表D13生成布局数据D14的布局布线(place androute，P&R)操作。例如，半导体设计工具(例如，P&R工具)可以确定用于IC的布图规划的其中HD单元将被放置的HD区域的数量、与HD区域相对应的HD行的数量、其中HP单元将被放置的HP区域的数量、与HP区域相对应的HP行的数量等。此后，半导体设计工具可以参考单元库D12从网表D13将HD单元放置在HD区域中并且将HP单元放置在HP区域中。半导体设计工具可以生成电连接放置的单元的输出引脚和输入引脚的互连，并且生成定义放置的单元和生成的互连的布局数据D14。布局数据D14可以具有例如图形设计系统II(GDSII)的格式，并且包括单元和互连的几何信息。单独的操作S40或操作S20和S40两者可以被称为设计IC的方法，并且以下将参考图7描述操作S40的示例。

在操作S60中，可以执行制作掩模的操作。例如，用于校正诸如由光刻中的光的特性引起的折射之类的畸变现象的光学邻近校正(OPC)可以被应用于布局数据D14。掩模上的图案可以基于被施加OPC的数据被定义以在多层中形成图案，并且用于形成多个层的各个图案的至少一个掩模(或光掩模)可以被制作。在一些实施例中，IC的布局可以在操作S60中被限制性地修改，并且在操作S60中IC的限制性地修改是用于优化IC的结构的后处理并且可以被称为设计抛光。

在操作S80中，可以执行制造IC的操作。例如，可以通过使用在操作S60中制作的至少一个掩模来图案化多个层来制造IC。前道(FEOL)工艺可以包括平面化和清洁晶片、形成沟槽、形成阱、形成栅极电极以及形成源极和漏极，并且例如晶体管、电容器和电阻器的独立器件可以通过FEOL工艺在衬底上形成。另外，后道(BEOL)工艺可以包括硅化栅极区域、源极区域和漏极区域、添加电介质、执行平面化、形成孔、添加金属层、形成通孔、形成钝化层等，并且例如晶体管、电容器和电阻器的独立器件可以通过BEOL工艺互连。在一些实施例中，可以在FEOL工艺和BEOL工艺之间执行中间(MOL)工艺，并且可以在MOL工艺期间在各个器件上形成接触。此后，IC可以被封装在半导体封装中并且被用作各种应用的组件。

图7是根据示例实施例的设计IC的方法的流程图。具体地，图7的流程图是图6的操作S40的示例。如以上参考图6所述，在图7的操作S40’中，可以执行P&R。如图7所示，操作S40’可以包括多个操作S41、S42、S44、S46、S48和S49，并且在下文中，将参考图6来描述图7。

参考图7，在操作S41中，可以执行获得输入数据的操作。输入数据可以包括关于HD单元和HP单元的信息。在一些实施例中，输入数据可以是图6的单元库D12。单元库D12可以定义可以通过制造IC的半导体工艺形成的HD单元和HP单元，并且因此，HD区域和HP区域可以取决于半导体工艺。在一些实施例中，输入数据可以是图6的网表D13。网表D13可以定义由单元库D12定义的HD单元和HP单元当中在IC中实际包括的HD单元和HP单元，并且因此，HD区域和HP区域可以取决于IC。

在操作S42中，可以执行提取多个HD单元和多个HP单元的操作。例如，可以从在操作S41中获得的输入数据中提取将被放置在HD区域中的多个HD单元和将被放置在HP区域中的多个HP单元。

在操作S44中，可以执行检测多高度HD单元和多高度HP单元的操作。例如，多高度HD单元可以从在操作S42中提取的多个HD单元当中被检测，并且多高度HP单元可以从在操作S42中提取的多个HP单元当中被检测。如以上参考图4所述，多高度HD单元可以具有是第一高度H1的整数倍的高度，并且多高度HP单元可以具有是第二高度H2的整数倍的高度。以下将参考图8描述操作S44的示例。

在操作S46中，可以执行确定一系列HD行的行数和一系列HP行的行数的操作。一系列HD行可以指示连续放置的HD行，并且一系列HP行可以指示连续放置的HP行。一系列HD行的行数可以基于在操作S44中检测到的多高度HD单元被确定，并且一系列HP行的行数可以基于在操作S44中检测到的多高度HP单元被确定。因此，一系列HD行的行数和一系列HP行的行数可以基于输入数据被优化。以下将参考图10A和图10B描述操作S46的示例。

在操作S48中，可以执行放置多个HD单元和多个HP单元的操作。例如，多个HD单元可以被放置在HD区域中，并且HD区域可以分别对应于在操作S46中确定的行数的HD行。另外，多个HP单元可以被放置在HP区域中，并且HP区域可以分别对应于在操作S46中确定的行数的HP行。

在操作S49中，可以执行生成输出数据的操作。输出数据可以定义在操作S48中被放置的多个HD单元和多个HP单元。在一些实施例中，在操作S48和操作S49之间，可以被执行路由放置的多个HD单元和多个HP单元的操作，并且输出数据可以对应于图6的布局数据D14。

图8是根据示例实施例的设计IC的方法的流程图。具体地，图8的流程图是图7的操作S44的示例。如以上参考图7所述，在图8的操作S44’中，可以执行检测多个HD单元和多个HP单元的操作。如图8所示，操作S44’可以包括多个操作S44_1至S44_6，其中，可以在操作S44_1、S44_2和S44_3中检测多高度HD单元，并且可以在操作S44_4、S44_5和S44_6中检测多高度HP单元。在下文中，将参考图7描述图8。

参考图8，在操作S44_1中，可以执行提取可分解多高度HD单元的操作。可分解单元可以指示可分解为提供基本相同的功能和性能的两个或更多个单元的单元。例如，可分解单元可以包括对应于如以下参考图9所述的被配置为处理多位信号的电路的多位单元。可分解多高度HD单元可以从自输入数据提取的多个HD单元当中被提取。

在操作S44_2中，可以执行将提取的多高度HD单元分解为两个或更多个单元的操作。从多高度HD单元分解的两个或更多个单元中的每一个其自身可以是多高度HD单元或单高度HD单元。在一些实施例中，在操作S44_2中，在操作S44_1中提取的多高度HD单元可以被分解为不能够再被分解的两个或更多个单元。例如，被配置为处理16位信号的多位单元可以被分解为不能够再被分解的、每一个被配置为处理8位信号的两个多位单元。

在操作S44_3中，可以执行检测具有最大高度的多高度HD单元的操作。在操作S44_1和S44_2中，在图7的操作S42中提取的多个HD单元可以被修改为单高度HD单元和不能够再被分解的多高度HD单元。也就是说，HD单元的最大高度可以通过操作S44_1和操作S44_2被减小，并且具有减小的最大高度的HD单元的多高度HD单元在图7的操作S44中可以被检测为多高度单元。

在一些实施例中，操作S44_1和操作S44_2可以被执行以仅获得具有最大高度的、不能够再被分解的HD单元，而非提取和分解所有可分解的多高度HD单元。例如，在操作S44_1中，具有最大高度的多高度HD单元可以从可分解的多高度HD单元当中被提取，在操作S44_2中，提取的多高度HD单元可以被分解为两个或更多个单元，并且然后可以对分解的两个或更多个单元再次执行操作S44_1。当在操作S44_1中提取的多高度HD单元与在先前执行的在操作S44_2中分解的两个或更多个单元之一相同时，操作S44_1和S44_2的重复可以结束，并且在操作S44_3中，此多高度HD单元可以被检测为具有最大高度的多高度HD单元。

类似于操作S44_1、S44_2和S44_3，在操作S44_4、S44_5和S44_6中，多高度HP单元可以被检测。例如，在操作S44_4中，可分解的多高度HP单元可以被提取，在操作S44_5中，提取的多高度HP单元可以被分解为两个或更多个单元，并且在操作S44_6中，具有最大高度的多高度HP单元可以被检测。

图9是根据示例实施例的被分解为两个或更多个单元的多高度单元的视图。具体地，图9示出了其中多高度单元C90被分解为两个或更多个单元的示例。

参考图9的左侧，多高度单元C90可以对应于被配置为通过处理N位输入IN[N:1]来生成N位输出OUT[N:1]的N位处理电路90。如图9所示，多高度单元C90可以被放置在四个连续的HD行中，并且具有对应于4*H1的高度。

参考图9的右侧，对于情况A，多高度单元C90可以被分解为两个多高度单元C91和C92。两个多高度单元C91和C92可以对应于两个N/2位处理电路90a，即，被配置为通过处理N/2位输入IN[N:N/2+1]来生成N/2位输出OUT[N:N/2+1]的N/2位处理电路和被配置为通过处理N/2位输入IN[N/2:1]来生成N/2位输出OUT[N/2:1]的N/2位处理电路。如图9所示，两个多高度单元C91和C92每一个可以被放置在三个连续的HD行中并且具有对应于3*H1的高度。

参考图9的右侧，对于情况B，多高度单元C90可以被分解为N个多高度单元C90_1、C90_2、…、C90_N。N个多高度单元C90_1、C90_2、…、C90_N可以共同对应于N个单位(single-bit)处理电路90b，每一个单位处理电路90b被配置为通过处理N位输入IN[N:1]中的一位来生成N位输出OUT[N:1]中的一位。如图9所示，N个多高度单元C90_1、C90_2、…、C90_N可以被放置在两个连续的HD行中并且具有对应于2*H1的高度。

图10A和图10B是根据示例实施例的设计IC的方法的流程图。具体地，图10A和图10B的流程图是图7的操作S46的示例。如以上参考图7描述的，在图10A的操作S46a和图10B的操作S46b中，可以确定一系列HD行的行数和一系列HP行的行数。在下文中，将参考图7描述图10A和图10B。

参考图10A，操作S46a可以包括操作S46_2和操作S46_4。在操作S46_2中，一系列HD行的行数可以被确定，使得一系列HD行的总高度大于或等于在图7的操作S44中检测到的多高度HD单元的高度。也就是说，一系列HD行的行数m可以被确定使得一系列HD行的总高度H1*m大于或等于多高度HD单元的高度。当一系列HD行的总高度小于多高度HD单元的高度时，多高度HD单元可以被放置在与一系列HD行的区域不同的另一区域中，即，有限的区域中，并且作为结果，IC的性能(例如，信号延迟)可能变化。类似地，在操作S46_4中，一系列HP行的行数可以被确定，使得一系列HP行的总高度大于或等于在图7的操作S44中检测到的多高度HP单元的高度。也就是说，一系列HP行的行数n可以被确定使得一系列HP行的总高度H2*n大于或等于多高度HP单元的高度。

参考图10B，操作S46b可以包括操作S46_6和操作S46_8。在操作S46_6中，一系列HD行的行数可以被确定以便对应于在图7的操作S44中检测到的多高度HD单元的高度的倍数。也就是说，一系列HD行的行数可以对应于通过将多高度HD单元所占据的行的行数——即，多高度HD单元的高度——除以第一高度H1而获得的值的倍数(在图10B中，N1是大于0的整数)。因此，多高度HD单元可以被放置在包括一系列HD行当中的外部HD行(例如，图4的R11)的HD行中，从而实现多高度HD单元的放置的高度自由度。例如，一系列HD行的高度可以等于多高度单元的高度与第一高度H1之比的整数倍(N1)。类似地，在操作S46_8中，一系列HP行的行数可以被确定以便对应于与在图7的操作S44中检测到的多高度HP单元的高度的倍数。也就是说，一系列HP行的行数可以对应于通过将多高度HP单元所占据的行的行数——即，多高度HP单元的高度——除以第二高度H2而获得的值的倍数(在图10B中，N2是大于0的整数)。

图11是根据示例实施例的设计IC的方法的流程图，并且图12A和图12B是根据示例实施例的IC的布局的俯视图。具体地，图11的流程图示出了放置用于向HD单元供电的电力轨(即，HD电力轨)的操作S47，并且图12A和图12B的俯视图分别示出了包括在图11的操作S47中放置的电力轨的IC 120a和IC 120b。将理解的是，用于向HP单元供电的电力轨(即，HP电力轨)可以类似于图11的操作S47被放置。在一些实施例中，图11的操作S47可以在图7的操作S46和操作S48之间被执行。在下文中，将参考图7描述图11、图12A和图12B，并且将不参考图12A和12B提供重复的描述。

参考图11，操作S47可以包括操作S47_2和操作S47_4。在操作S47_2中，可以执行识别其间放置多高度HD单元的电力轨对的操作。在IC中包括的单元可以从沿行的边界与X轴并行延伸的电力轨接收正电源电压VDD和负电源电压VSS。例如，如图12A所示，IC 120a可以包括在第一布线层M1上方的第三布线层M3中在X轴方向上彼此并行延伸的图案P_0至图案P_m+2，并且图案P_0至图案P_m+2可以形成一些电力轨。正电源电压VDD或负电源电压VSS可以被施加到图案P_0至图案P_m+2中的每一个，并且如图12A所示，正电源电压VDD和负电源电压VSS可以被交替施加到图案P_0至图案P_m+2。

参考图12A，图案P_0至图案P_m+2中的每一个可以向与其相邻的单元供电，并且在HD区域的边界中在X轴方向上延伸的图案P_1和图案P_m+1可以向HD单元和HP单元两者供电。放置在HD区域中的图案(例如，P_2和P_3)可以以对应于第一高度H1的第一间距在X轴方向上延伸，而放置在HP区域中的图案(例如，P_m+1和P_m+2)可以以对应于第二高度H2的第二间距在X轴方向上延伸。类似地，参考图12B，图案P_0至图案P_m+2中的每一个可以向与其相邻的单元供电，并且在HD区域的边界中在X轴方向上延伸的图案P_1和P_m+1可以向HD单元和HP单元两者供电。放置在HD区域中的图案(例如，P_2和P_3)可以以对应于第一高度H1的第一间距在X轴方向上延伸，而放置在HP区域中的图案(例如，P_m+1和P_m+2)可以以对应于第二高度H2的第二间距在X轴方向上延伸。

在IC中包括的单元可以包括图案，所述图案与在Y轴方向上彼此面对的边界对接，并且图案中的每一个被施加正电源电压VDD或负电源电压VSS，并且图案可以形成一些电力轨。例如，如图12A所示，多高度HD单元C120a可以包括第一图案P1a和第二图案P2a，第一图案P1a和第二图案P2a与在第一布线层M1中在Y轴方向上彼此面对的边界对接，并且被施加正电源电压VDD，并且第一图案P1a和第二图案P2a可以形成一些电力轨。另外，如图12A所示，多高度HD单元C120a可以进一步包括在第一布线层M1中在X轴方向上延伸并且被施加负电源电压VSS的图案。多高度HD单元C120a的第一图案P1a和第二图案P2a可以被放置在第三布线层M3的被施加正电源电压VDD的图案的下方。在图11的操作S47_2中，其间放置图12A的多高度HD单元C120a的电力轨对可以被识别为被施加正电源电压VDD的两个电力轨，而其间放置图12B的多高度HD单元C120b的电力轨对可以被识别为分别被施加正电源电压VDD和负电源电压VSS的两个电力轨。

返回参照图11，在操作S47_4中，基于将被施加到电力轨对的电源电压放置一系列HD电力轨。例如，如图12A所示，施加到多高度HD单元C120a的电力轨对的电源电压，即，正电源电压VDD，可以被施加到在第三布线层M3中沿HD区域的边界延伸的图案P_1和图案P_m+1中的每一个。因此，多高度HD单元C120a可以通过重叠图案P_1或P_m+1被放置在HD区域中，并且作为结果，可以实现在IC 120a中多高度HD单元C120a的放置的高度自由度。另外，如图12B所示，施加到多高度HD单元C120b的电力轨对的电源电压，即，正电源电压VDD和负电源电压VSS，可以被分别施加到在第三布线层M3中沿HD区域的边界延伸的图案P_1和图案P_m+1。因此，多高度HD单元C120b可以通过重叠图案P_1或P_m+1被放置在HD区域中，并且作为结果，可以实现在IC 120b中多高度HD单元C120b的放置的高度自由度。

图13是根据示例实施例的IC的布局的俯视图。具体地，图13的俯视图示意性地示出了包括多个块的IC 130的布局

参考图13，IC 130可以包括第一块B1至第三块B3。块可以指示独立设计和形成的布局单元。例如，IC 130可以执行各种功能，并且第一块B1至第三块B3中的每一个可以被设计为执行各种功能中的至少一个。在一些实施例中，第一块B1至第三块B3中的每一个可以从独立的网表形成，并且可以独立地对其应用动态电压频率缩放(DVFS)。

第一块B1至第三块B3可以具有不同的行配置，如图13所示。例如，第一块B1至第三块B3可以通过参考定义多个HD单元和多个HP单元的公共单元库被设计，但是其中放置HD单元的HD区域和其中放置HP单元的HP区域可以在第一块B1至第三块B3中的每一个中被不同地定义。如图13所示，第一块B1和第二块B2可以是混合行块，并且第三块B3可以是HD块。第一块B1可以包括高度大于HP区域的HD区域，并且第二块B2可以包括高度大于HD区域的HP区域。因此，第一块B1中的一系列HD行的行数(或一系列HP行的行数)可以不同于第二块B2中的一系列HD行的行数(或一系列HP行的行数)。第一块B1至第三块B3中的每一个可以包括分别放置在如以上参照附图所定义的HD区域和HP区域中的HD单元和HP单元，并且因此，IC130可以提供优化的面积和性能。

图14是根据示例实施例的片上系统(SoC)的框图。SoC 140是半导体器件并且可以包括根据示例实施例的IC。SoC 140通过在单个芯片中实现用于执行各种功能的诸如知识产权(IP)块的复杂功能块被获得，并且根据示例实施例，SoC 140可以通过设计IC的方法被设计，并且因此，可以实现用于提供优化的面积和性能的SoC 140。参考图14，SoC 140可以包括调制解调器142、显示控制器143、存储器144、外部存储器控制器145、中央处理单元(CPU)146、交易单元147、电源管理集成电路(PMIC)148和图形处理单元(GPU)149，并且SoC140的功能块可以经由系统总线141彼此通信。

能够一般地控制顶层中的SoC 140的操作的CPU 146可以控制其他功能块的操作，也就是说，调制解调器142、显示控制器143、存储器144、外部存储器控制器145、CPU 146、交易单元147、PMIC 148和CPU 149的操作。调制解调器142可以解调从SoC 140的外部接收的信号，或者调制在SoC 140内部生成的信号并且将调制后的信号发送到外部。外部存储器控制器145可以控制向与SoC 140连接的外部存储器设备发送数据和从其接收数据的操作。例如，存储在外部存储器设备中的程序和/或数据可以在外部存储器控制器145的控制下被提供给CPU 146或GPU 149。GPU 149可以执行与图形处理相关联的程序指令。GPU 149可以通过外部存储器控制器145接收图形数据，并且通过外部存储器控制器145将由GPU 149处理的图形数据发送到SoC 140的外部。交易单元147可以监视每一个功能块的数据交易，并且PMIC 148可以在交易单元147的控制下控制将被供应给每一个功能块的电力。显示控制器143可以通过控制显示器将在SoC 140内部生成的数据发送到SoC 140外部的显示器(或显示设备)。存储器144可以包括诸如电可擦除可编程只读存储器(EEPROM)或闪存的非易失性存储器，或者诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)的易失性存储器。

图15是根据示例实施例的包括存储程序的存储器的计算系统150的框图。在一些实施例中，包括在设计IC的方法中的至少一些操作，例如，图6的方法和/或图7的方法，可以由计算系统150(或计算机)执行。

计算系统150可以是诸如台式计算机、工作站或服务器的固定计算系统或诸如膝上型计算机的便携式计算系统。如图15所示，计算系统150可以包括处理器151、输入/输出设备152、网络接口153、随机存取存储器(RAM)154、只读存储器(ROM)155和存储器156。处理器151、输入/输出设备152、网络接口153、RAM 154、ROM 155和存储器156可以连接到总线157并且经由总线157彼此通信。

处理器151可以被称为处理单元并且包括能够执行任意指令集(例如，IntelArchitecture-32(IA-32)、64位扩展IA-32、x86-64、PowerPC、Sparc、每秒百万条指令(MIPS)、高级RISC(精简指令集计算机)机器(ARM)、或IA-64)的至少一个核，例如微处理器、应用处理器(AP)、数字信号处理器(DSP)和GPU。例如，处理器151可以经由总线157访问存储器，即RAM154或ROM 155，并且执行存储在RAM 154或ROM 155中的指令。

根据示例实施例，RAM 154可以存储用于设计IC的方法的程序154_1，或者程序154_1的至少一部分，并且程序154_1可以允许处理器151执行包括在设计IC的方法——例如图6的方法和/或图7的方法——中的至少一些操作。例如，程序154_1可以包括可由处理器151执行的多个指令，并且程序154_1中包括的多个指令可以允许处理器151执行包括在例如图7的流程图中的至少一些操作。

即使切断提供给计算系统150的电力，存储装置156也不会丢失存储的数据。例如，存储器156可以包括非易失性存储设备或者诸如磁带、光盘或磁盘的存储介质。另外，存储装置156可以与计算系统150分离。根据发明构思的示例实施例，存储器156可以存储程序154_1，并且程序154_1或程序154_1的至少一部分可以在由处理器151执行程序154_1之前从存储器156被加载到RAM 154。可替换地，存储器156可以存储由程序语言创建的文件，并且由编译器等从文件生成的程序154_1或程序154_1的至少一部分可以被加载到RAM 154。另外，如图15所示，存储器156可以包括数据库156_1，并且数据库156_1可以含有设计IC所需的信息，例如，图6的单元库D12。

存储器156可以存储将由处理器151处理的数据或已经由处理器151处理的数据。也就是说，处理器151可以根据程序154_1通过处理存储在存储器156中的数据来生成数据并且将生成的数据存储在存储器156中。例如，存储器156可以存储图6的RTL数据D11、网表D13和/或布局数据D14并且存储图7的输入数据和/或输出数据。

输入/输出设备152可以包括诸如键盘和指示设备的输入设备并且可以包括诸如显示设备和打印机的输出设备。例如，通过输入/输出设备152，用户可以触发由处理器151执行程序154_1、输入图6的RTL数据D11和/或网表D13以及图7的输入数据，和/或检查图6的布局数据D14和图7的输出数据。

网络接口153可以提供对计算系统150外部的网络的访问。例如，网络可以包括多个计算系统和通信链路，并且通信链路可以包括有线链路、光学链路、无线电链路或其他任意类型的链路。

尽管已经参考本公开的实施例具体示出和描述了本公开，但是将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。