具体实施方式

虽然将参照含有本公开的较佳实施例的附图充分描述本公开，但在此描述为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或配置。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。

除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。

此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。

下面以显示领域的数据传输为例介绍几种数据传输模式。

在1比特模式下，向显示面板上的子像素输入数据的顺序为R、G、B、R、G、B，但是数据中针对每种颜色子像素的数据被复制三次，即为RRR、GGG、BBB，其中R表示针对红色子像素的数据，G表示针对绿色子像素的数据，B表示针对蓝色子像素的数据。这使得每个子像素接收到的有效数据实际上仍然为1比特，即，每个子像素接收到的数据要么为000，要么为111，从而显示画面为黑白画面。

在3比特模式下，按照RGB、RGB的方式向显示面板上的子像素传输显示数据，使得每个子像素接收到3比特的有效数据，即RGB。

在4比特模式下，数据包含Dummy值，输入数据设置成RGB(Dummy)、RGB(Dummy)的形式，由于输入到两个子像素之间的RGB数据之间存在Dummy值，因此需要输入4比特数据才可以将3比特的有效数据(即RGB数据)全部提供给子像素。

图1示出了一种数据传输电路的框图。

如图1所示，数据传输电路包括串并转换电路10、包括模式A计数器21和模式A开关阵列22的第一控制通路、包括模式B计数器21和模式B开关阵列22的第二控制通路、选择器30、以及锁存阵列40。串并转换电路10在模式设置信号Mode_set的控制下将例如串行数据Data_in转换成N比特的并行数据，并生成针对不同模式的模式信号，例如针对模式A的模式信号Mode_a和针对模式B的模式信号Mode_b。第一控制通路将模式信号Mode_a转换成针对模式A的控制信号，第二控制通路将模式信号Mode_b转换成针对模式B的控制信号。选择器30根据串并转换电路10提供的选择信号Control_choose从针对模式A的控制信号和针对模式B的控制信号中选择一个提供至锁存阵列40的控制端C，锁存阵列40的输入端D接收串并转换电路10产生的N比特并行数据，在控制端C的控制下对其进行锁存并在输出端Q输出。

串并转换电路10不对数据的模式进行区分，无论接收到哪种模式的串行数据Data_in，串并转换电路10都采取N比特一循环的方式转为N比特的并行数据。这会导致不同模式下每周期输出的并行数据中包含的有效数据量不同。例如以N＝8为例，在3比特模式下串并转换电路10输出的8比特的并行数据中包含8比特有效数据，而在4比特模式下串并转换电路10输出的8比特的并行数据中包含6比特有效数据。为此，需要为每种模式提供单独的控制通路，以控制锁存阵列40每次输出相同的有效数据量。例如在图1中，假设N＝8，模式A为3比特模式，模式B为4比特模式，第一控制通路产生3比特模式的控制信号，第二控制通路产生针对4比特模式的控制信号。在3比特模式下，串并转换电路10产生的8比特并行数据被提供至锁存阵列40，选择器30选择针对3比特模式的控制信号并提供至锁存器40，锁存阵列30在该控制信号的控制下从8比特并行数据中选择所需的6比特有效数据进行锁存和输出。在4比特模式下，串并转换电路10产生的8比特并行数据被提供至锁存阵列40，选择器30选择针对4比特模式的控制信号提供至锁存器40，锁存阵列30在该控制信号的控制下从8比特并行数据中选择所需的6比特有效数据进行锁存和输出。

在图1的数据传输电路中，由于串并转换电路10不对数据格式进行区分，因此需要针对每种模式设置单独的控制通路，增大了电路复杂度。

图2示出了根据本公开实施例的数据传输电路100的框图。

如图2所示，数据传输电路100包括串并转换电路110、模式选择电路120、控制电路130和锁存电路140。

串并转换电路110接收串行数据Data_in和模式设置信号Mode_set，并且产生分别针对多个模式的多个模式信号。例如图1中所述多个模式包括第一模式(模式A)和第二模式(模式B)，所述多个模式信号包括针对第一模式的第一模式信号Mode_A和针对第二模式的第二模式信号Mode_B。串并转换电路110可以根据模式设置信号Mode_set产生模式选择信号Mode_choose，并且根据所述模式设置信号Mode_set将串行数据Data_in转换成具有相应比特宽度的并行数据。例如，串并转换电路110可以响应于模式设置信号Mode_set将所述第一模式设置为数据传输模式，将串行数据Data_in转换成具有第一比特宽度(例如N1个比特)的并行数据，并且响应于所述模式设置信号Mode_set将第二模式设置为数据传输模式，将串行数据Data_in转换成具有第二比特宽度(例如N2个比特)的并行数据。

模式选择电路120连接至串并转换电路110以接收第一模式信号Mode_A、第二模式信号Mode_B和模式选择信号Mode_choose。模式选择电路120可以根据所述模式选择信号Mode_choose从所述多个模式信号(例如第一模式信号Mode_A和第二模式信号Mode_B)中选择一个模式信号提供给控制电路130。例如，模式选择电路120可以包括选择器(第三选择器)，选择器的第一输入端连接为接收第一模式信号Mode_A，选择器的第二输入端连接为接收第二模式信号Mode_B，选择器的控制端连接为接收模式设置信号Mode_set，选择器的输出端连接至控制电路130的输入端。

控制电路130的输出端连接至锁存电路140。控制电路130可以接收模式选择电路120选择的模式信号，将其转换成控制信号并提供给锁存电路140。

锁存电路140连接至串并转换电路110和控制电路130。锁存电路140可以接收来自串并转换电路120的并行数据(例如N1比特并行数据或N2比特并行数据)以及来自控制电路130的控制信号，并在所述控制信号的控制下对所接收的并行数据进行锁存输出，从而提供输出数据Data_out。输出数据Data_out可以被提供至显示面板上的子像素，从而驱动子像素进行显示。

图3A、图3B和图3C示出了根据本公开一实施例的数据传输电路的串并转换电路的框图，其中图3A、图3B和图3C各自示出了串并转换电路的一部分。该串并转换电路可以应用于上述任意实施例的数据传输电路。

如图3A至3C所示，串并转换电路包括第一选择器S1、第二选择器S2、N级级联的移位寄存子电路Rst1，Rst2，...，RstN、模式选择信号生成子电路1101和模式信号生成子电路1102，其中N为大于1的整数。

如图3A所示，每一级移位寄存子电路可以产生采样时钟信号，例如第一级移位寄存子电路Rst1产生采样时钟信号S_Clk1，第二级移位寄存子电路Rst2产生采样时钟信号S_Clk2，以此类推，第N级移位寄存子电路RstN产生采样时钟信号S_ClkN。N个移位寄存器移位寄存子电路Rst1，Rst2，...，RstN以级联的方式连接，使得第n级移位寄存子电路产生的采样时钟信号相对于第n-1级移位寄存子电路产生的采样时钟信号而移位，其中n为正整数，且1＜n＜N。例如，采样时钟信号S_Clk2相对于采样时钟信号S_Clkl移位一个时钟周期，采样时钟信号S_Clk3相对于采样时钟信号S_Clk2移位一个时钟周期，以此类推。

每一级移位寄存子电路可以基于所产生的采样时钟信号将串行数据Data_in中的相应一个比特输出。例如第一级移位寄存子电路Rstl基于采样时钟信号S_Clkl将N比特串行数据Data_in中的第N比特输出至串并转换电路110的第一输出端D1，第二级移位寄存子电路Rst2基于采样时钟信号S_Clk2将N比特串行数据Data_in中的第N-1比特输出至串并转换电路110的第二输出端D21，以此类推，第N级移位寄存子电路RstN基于采样时钟信号S_Clk1将N比特串行数据Data_in中的第一比特输出至串并转换电路110的第N输出端DN。

如图3A所示，第一选择器S1的第一输入端连接为接收使能信号EN，第二输入端连接为接收采来自第N级移位寄存子电路RstN的采样时钟信号S_ClkN，控制端连接为接收模式选择信号Mode_choose，输出端连接至第一级移位寄存子电路Rst1。第一选择器S1可以在模式选择信号Mode_choose的控制下选择使能信号EN和采样时钟信号S_ClkN之一来触发第1级移位寄存子电路Rst1产生采样时钟信号S_Clk1。

如图3A所示，第二选择器S2的第一输入端连接为接收第i级移位寄存子电路Rsti产生的采样时钟信号S_Clki，第二输入端连接为接收采来自第N级移位寄存子电路RstN的采样时钟信号S_ClkN，控制端连接为接收模式选择信号Mode_choose，输出端连接至第i+1级移位寄存子电路Rst(i+1)，其中i为整数，且1＜i＜N。第二选择器S2可以在模式选择信号Mode_choose的控制下选择采样时钟信号S_Clki和采样时钟信号S_ClkN之一来触发第i+1级移位寄存子电路Rst(i+1)产生采样时钟信号S_Clk(i+1)。

如图3B所示，模式选择信号生成子电路1101的第一输入端连接为接收模式设置信号Mode_set，第二输入端连接为接收N级级联的移位寄存子电路产生的采样时钟信号之一(图中由S_Clk表示)，该采样时钟信号可以是采样时钟信号S_Clki至S_ClkN中的任意一个。模式选择信号生成子电路1101可以根据模式设置信号Mode_set和采样时钟信号S_Clk来产生模式选择信号Mode_choose。

如图3C所示，模式信号生成子电路1102的输入端连接为接收所述N级级联的移位寄存子电路产生的采样时钟信号中的至少部分采样时钟信号(图中由S_Clks表示)，采样时钟信号S_Clks可以包括采样时钟信号S_Clki至S_ClkN中的若干个。

模式信号生成子电路1102可以基于采样时钟信号S_Clks来生成多个模式信号，例如第一模式信号Mode_A和第二模式信号Mode_B。

图4A、图4B和图4C示出了根据本公开另一实施例的数据传输电路的串并转换电路的框图，其中图4A、图4B和图4C各自示出了串并转换电路的一部分。该串并转换电路可以应用于上述任意实施例的数据传输电路。图4A至4C所示的串并转换电路与图3A至3C所示的串并转换电路类似，以上针对图3A至3C的描述同样也适用于图4A至4C的串并转换电路，为了简明起见，下面将主要对区别部分进行详细描述。

如图4A至4C所示，串并转换电路包括第一选择器S1、第二选择器S2、N级级联的移位寄存子电路、模式选择信号生成子电路1101和模式信号生成子电路1102，其中N为大于1的整数。在图4A至图4C中，以N＝8为例进行了示意。

如图4A所示，每一级移位寄存子电路包括采样时钟发生器和D锁存器，例如第一级移位寄存子电路包括采样时钟发生器SG1和D锁存器Latch1(如图4A中的虚线框所示，为了简明起见仅框出了第一级移位寄存子电路)，第二级移位寄存子电路包括采样时钟发生器SG2和D锁存器Latch2，以此类推，第八级移位寄存子电路包括采样时钟发生器SG8和D锁存器Latch8。

每个采样时钟发生器SG1，SG2，…，SG8具有输入端IN、控制端CTR和输出端OUT。每个采样时钟发生器SG1，SG2，…，SG8的输入端IN连接为接收时钟信号CLK。第n级移位寄存子电路的采样时钟发生器SGn的控制端CTR连接至第n-1级移位寄存子电路的采样时钟发生器SG(n-1)的输出端OUT，其中1＜n＜N。例如在图4A中，第八级移位寄存子电路的采样时钟发生器SG8的控制端CTR连接至第七级移位寄存子电路的采样时钟发生器SG7的输出端OUT，第七级移位寄存子电路的采样时钟发生器SG7的控制端CTR连接至第六级移位寄存子电路的采样时钟发生器SG7的输出端OUT，以此类推。每个采样时钟发生器SG1，SG2，…，SG8可以根据其控制端CTR处的信号对输入端IN处的时钟信号CLK进行采样以生产采样时钟信号并在输出端OUT输出。通过上述N级级联的方式，使得采样时钟发生器SGn产生的采样时钟信号S_Clkn相对于采样时钟发生器SG(n-1)产生的采样时钟信号S_Clk(n-1)而移位，例如在移位一个时钟周期。

每个采样时钟发生器连接一个相应的D锁存器。例如，采样时钟发生器SGl的输出端OUT连接至D锁存器Latch1的控制端C，采样时钟发生器SG2的输出端OUT连接至D锁存器Latch2的控制端C，以此类推。

每个D锁存器Latch1，Latch2，…，Latch8的输入端IN连接为接收所述串行数据Data_in。每个D锁存器Latch1，Latch2，…，Latch8可以在其控制端C处的信号的控制下对其输入端D处的数据进行锁存并在其输出端Q输出，从而使每个D锁存器Latch1，Latch2，…，Latch8输出8比特串行数据中的相应一比特。例如，D锁存器Latch1输出第8比特，D锁存器Latch2输出第7比特，以此类推，D锁存器Latch8输出第1比特。每个D锁存器的输出端Q作为串并转换电路的一个输出端，如图4A所示，D锁存器Latch1的输出端Q作为串并转换电路的第一输出端D1，D锁存器Latch2的输出端Q作为串并转换电路的第二输出端D2，以此类推，从而使串并转换电路通过8个输出端D1至D8可以输出8比特的并行数据。

第一选择器S1的第一输入端连接为接收使能信号EN，第二输入端连接至采样时钟发生器SG8的输出端OUT以接收采样时钟信号S_Clk8，控制端连接为接收模式选择信号Mode_choose，输出端连接至采样时钟发生器SG1的控制端CTR。通过这种方式，形成了从采样时钟发生器SG1至SG8的环路，从而可以实现第一比特宽度(8比特)的并行数据的输出。

第二选择器S2的第一输入端连接至采样时钟发生器SG2的输出端OUT以接收采样时钟信号S_Clk2，第二输入端连接至采样时钟信号发生器SG8的输出端OUT以接收采样时钟信号S_Clk8，控制端连接为接收模式选择信号Mode_choose，输出端连接至采样时钟发生器SG2的控制端CTR。通过这种方式，形成了从采样时钟发生器SG3至SG8的环路，从而可以实现第二比特宽度(6比特)的并行数据的输出。

虽然在上述实施例中以连接在采样时钟发生器SG2和SG3之间的一个第二选择器S2为例进行了说明，然而本公开的实施例不限于此，第二选择器S2的数量和连接位置可以根据需要来设置，例如可以设置两个第二选择器S2，其中一个如图4A所示连接，另一个连接在采样时钟发生器SG7和SG8之间以用于1比特模式的并行输出。对于1比特模式可以设置另外的辅助电路来实现数据的锁存输出，这里不再赘述。

如图4B所示，模式选择信号生成子电路1101的第一输入端连接为接收模式设置信号Mode_set，第二输入端连接至采样时钟发生器SG3的输出端OUT以接收采样时钟信号S_Clk3。模式选择信号生成子电路1101可以根据模式设置信号Mode_set和采样时钟信号S_Clk3来产生模式选择信号Mode_choose。

如图4C所示，模式信号生成子电路1102可以包括第一模式信号生成子电路1102A和第二模式信号生成子电路1102B。

第一模式信号生成子电路1102A可以基于采样时钟信号S_Clk1至S_Clk8中的至少部分采样时钟信号来输出具有第一路子信号Mode_A1和第二路子信号Mode_A2的第一模式信号Mode_A。

第二模式信号生成子电路1102B可以基于采样时钟信号S_Clk1至S_Clk8中的至少部分采样时钟信号来输出具有第一路子信号Mode_B1和第二路子信号Mode_B2的第二模式信号Mode_B。

如图4C所示，对于图4A所示的N＝8且i＝2的情况，

第一模式信号生成子电路1102A可以包括第一SR锁存器Latch1’和第二SR锁存器Latch2’，第二模式信号生成子电路1102B可以包括第三SR锁存器Latch3’和第四SR锁存器Latch4’。

第一SR锁存器Latch1’的置位端S连接至采样时钟发生器SG5的输出端OUT以接收采样时钟信号S_Clk5，第一SR锁存器Latch1’的复位端R连接采样时钟发生器SG7的输出端OUT以接收采样时钟信号S_Clk7，第一SR锁存器Latch1’的输出端Q’连接为输出所述第一模式信号Mode_A的第一路子信号Mode_A1。

第二SR锁存器Latch2’的置位端S连接至采样时钟发生器SG8的输出端OUT以接收采样时钟信号S_Clk8，第二SR锁存器Latch2’的复位端R连接至采样时钟发生器SG4的输出端OUT以接收采样时钟信号S_Clk4，第二SR锁存器Latch2’的输出端连接为输出第一模式信号Mode_A的第二路子信号Mode_A2。

第三SR锁存器Latch3’的置位端连接至采样时钟发生器SG4的输出端OUT以接收采样时钟信号S_Clk4，第三SR锁存器Latch3’的复位端R连接至采样时钟发生器SG6的输出端OUT以接收采样时钟信号S_Clk6，第三SR锁存器Latch3’的输出端Q’连接为输出第二模式信号Mode_B的第一路子信号Mode_B1；以及

第四SR锁存器Latch4’的置位端S连接至采样时钟发生器SG8的输出端OUT以接收采样时钟信号S_Clk8，第四SR锁存器Latch4’的复位端连接连接至采样时钟发生器SG2的输出端OUT以接收采样时钟信号S_Clk2，第四SR锁存器Latch4’的输出端Q’连接为输出第二模式信号Mode_B的第二路子信号Mode_B2。

通过上述方式，在N＝8的情况下，串并转换电路110在3比特模式下输出6比特并行数据，在4比特模式下输出8比特并行数据。然而本公开的实施例不限于此，N的值、第二选择器的数量和位置是可以根据需要来选择的，例如在N＝16的情况下，可以使i＝4，从而利用第二选择器S2控制采样时钟发生器SG5的触发，从而使串并转换电路110在3比特模式下输出12比特并行数据，在4比特模式下输出16比特并行数据。

图5示出了根据本公开实施例的数据传输电路中的控制电路的框图。该控制电路可以应用于上述任意实施例的数据传输电路，以上关于图2至图4C的描述同样适用于图5。如图5所示，控制电路130包括环形计数器1301和开关阵列1302。

环形计数器130的输入端连接至模式选择电路120以接收所选择的模式信号，例如第一模式信号Mode_A或第二模式信号Mode_B。环形计数器1301的输出端连接至开关阵列1302的控制端Sw。

开关阵列1302的输入端In连接至模式选择电路120以接收所选择的模式信号，例如Mode_A或Mode_B。开关阵列1302可以根据其输入端In和控制端Sw处的信号在输出端Out输出针对所选择的模式的控制信号。例如在所选择的模式信号为第一模式信号Mode_A的情况下，通过环形计数器1301对第一模式信号Mode_A进行计数，并通过开关阵列1302对计数结果和第一模式信号Mode_A进行逻辑处理，在开关阵列1302的输出端产生控制信号Control_A。类似地，在所选择的模式信号为第二模式信号Mode_B的情况下，其通过环形计数器1301和开关阵列1302的处理，在开关阵列1302的输出端产生控制信号Control_B。

对于N＝8的情况，环形计数器1301可以为模2环形计数器，开关阵列1302可以包括两个开关。然而本公开的实施例不限于此，可以根据需要选择其他模数的环形计数器1301和其他结构的开关阵列1302，例如对于N＝16的情况下，环形计数器1301可以为模4计数器，开关阵列1302可以包括四个开关。

图6示出了根据本公开实施例的数据传输电路中的锁存电路的框图。该锁存电路可以应用于上述任意实施例的数据传输电路，以上关于图2至图5的描述同样适用于图6。图6中同样以N＝8的情况为例进行了示意。如图6所示，锁存电路140包括布置成阵列的多个锁存单元，例如在N＝8的情况下，包括六个锁存单元LU1，LU2，…，LU6。每个锁存单元连接至所述串并转换电路的N个输出端中的多个输出端，例如在图6中，每个锁存单元LU1，LU2，…，LU6连接至串并转换电路110的8个输出端D1至D8中的多个输出端。每个锁存单元LU1，LU2，…，LU6可以在来自控制电路130的控制信号Control_A或Control_B的控制下对所述多个输出端之一处的信号进行锁存输出。

例如，每个锁存单元可以包括多路选择器以及与所述多路选择器相连的锁存器，所述多路选择器可以在控制信号Control_A或Control_B的控制下选择所连接的多个输出端之一处的信号并将其提供给锁存器进行锁存和输出。在N＝8的情况下，所述多路选择器可以为三选一多路选择器。

例如，在3比特模式下，串并转换电路110通过输出端D3至D8输出6比特并行数据，锁存单元LU1，LU2，…，LU6在控制信号Control_A的控制下，分别选择D3、D4、D5、D6、D7和D8处的信号进行锁存和输出。在4比特模式下，串并转换电路110通过输出端D1至D8输出8比特并行数据，其中D1、D2、D3、D5、D6和D7承载有效数据R、G、B，D4和D8承载Dummy数据，锁存单元LU1，LU2，…，LU6在控制信号Control_B的控制下，分别选择D1、D2、D3、D5、D6和D7处的信号进行锁存和输出。

在图6的示例中，锁存单元LU1，LU2，…，LU6布置成3×2阵列的形式，控制信号Control_A和Control_B均具有两路子信号，第一路子信号被提供至第一列锁存单元，即LU1至LU3，第二路子信号被提供至第二列锁存单元，即LU4至LU6。

虽然上文以6个锁存单元为例进行了说明，然而本公开的实施例不限于此，锁存单元的数目和排列方式可以根据需要来设置。例如对于N＝16的情况，在3比特模式下，串并转换电路110输出12比特并行数据，在4比特模式下，串并转换电路110输出16比特并行数据，锁存电路140可以包括布置成3×4阵列的12个锁存单元，控制信号Control_A和Control_B均具有4路子信号，分别提供给每一列锁存单元。

图7示出了根据本公开实施例的数据传输方法700的流程图。该数据传输方法700可以在上述任意实施例的数据传输电路中执行。

在步骤S701，接收串行数据和模式设置信号，产生分别针对多个模式的多个模式信号，根据所述模式设置信号产生模式选择信号，以及根据所述模式设置信号将所述串行数据转换成具有相应比特宽度的并行数据。

在步骤S702，根据所述模式选择信号从所述多个模式信号中选择一个模式信号。

在步骤S703，将所选择的模式信号转换成控制信号。

在步骤S704，接收所述并行数据和所述控制信号，并在所述控制信号的控制下对所接收的并行数据进行输出。

虽然以上按照特定的顺序描述了各个步骤，然而本公开的实施例不限于此，各个步骤可以根据需要以其他的顺序执行。

图8示出了根据本公开实施例的数据传输电路在3比特模式下的信号时序图。下面将结合图2至图6对信号时序进行说明。

如图8所示的时钟信号Clk被提供至采样时钟生成器SG1至SG8中的每一个，串并转换电路110的模式选择信号生成子电路1101将模式设置信号Mode_Set与采样时钟信号S_Clk3经过组合逻辑运算产生模式选择信号Mode_Choose。模式选择信号Mode_Choose可以为2比特信号，可以指示四种控制状态。

在初始阶段，模式选择信号Mode_choose为00，表示初始(idle)状态。参考图4A至图4C，模式选择信号Mode_choose为00使第一选择器S1选择其第一输入端处的使能信号EN并提供至采样时钟发生器SG1。使能信号EN使采样时钟发生器SG1对时钟信号CLK进行采样，从而产生采样时钟信号S_Clkl。采样时钟信号S_Clk1使采样时钟发生器SG2对时钟信号CLK进行采样，从而产生相对于采样时钟信号S_Clk1移位一个时钟周期的采样时钟信号S_Clk2。模式选择信号Mode_choose为00还使第二选择器S2选择其第一输入端处的采样时钟信号S_Clk2并提供至采样时钟发生器SG3。

在采样时钟信号S_Clk2被提供采样时钟发生器SG3之后，模式设置信号Mode_Set使得模式选择信号生成子电路1101基于模式设置信号Mode_Set中所设置的模式将模式选择信号设置为工作状态。在图6的示例中，模式设置信号Mode_Set设置的模式为3比特模式，这使得模式选择信号Mode_Choose被置为01，表示3比特模式的工作状态(3bit_mode)。

模式选择信号Mode_Choose置为01使第一选择器S1关断，第一选择器S1不选择任何一个输入端处的信号。模式选择信号Mode_Choose置为01使第二选择器S2选择其第二输入端处的采样时钟信号S_Clk8并提供至采样时钟发生器SG3，从而使第三级采样时钟发生器SG3到最后一级采样时钟发生器SG8形成首位相接的环路，该环路可以循环输出D3至D8共6比特的并行数据。

例如，采样时钟信号S_Clk2被提供至采样时钟发生器SG3使得采样时钟发生器SG3产生采样时钟信号S_Clk3，采样时钟信号S_Clk3被提供至D锁存器Latch3的控制端C，从而使D锁存器Latch3对其输入端D处的串行数据Data_in的一个比特进行锁存并在其输出端Q处输出，即，在串并转换电路110的输出端D3处输出。采样时钟信号S_Clk3被提供至采样时钟发生器SG4使得采样时钟发生器SG4产生采样时钟信号S_Clk4，从而使D锁存器Latch4将串行数据Data_in的另一个比特进行锁存并在D4处输出，以此类推。当采样时钟信号传递至最后一级时，即采样时钟信号S_Clk7被提供至采样时钟发生器SG8，使得采样时钟发生器SG8产生采样时钟信号S_Clk8，从而使D锁存器Latch8将串行数据Data_in的一个比特进行锁存并D8处输出。至此，一次循环结束。采样时钟信号S_Clk8被提供至第二选择器S2，此时由于模式选择信号Mode_Choose为01，第二选择器S2将其第二输入端处的采样时钟信号S_Clk8提供至采样时钟发生器SG3，从而在采样时钟信号S_Clk8的触发下开始了下一个循环，在D3至D8输出下一组6比特数据。

如图8所示，串并转换电路110的模式信号生成子电路1102针对3比特模式(第一模式)生成的第一模式信号Mode_A具有第一路子信号Mode_A1和第二路子信号Mode_A2。参考图4C，当采样时钟信号S_Clk5为高电平时，SR锁存器Latch1’的置位端S为高电平，复位端R为低电平，从而触发SR锁存器Latch1’在其输出端Q’处输出高电平的第一路子信号Mode_A1；当采样时钟信号S_Clk7为高电平时，SR锁存器Latch1’的复位端为高电平，置位端为低电平，从而使SR锁存器Latch1’将其输出端Q’处的第一路子信号Mode_A1复位至低电平。同理，SR锁存器Latch2’基于采样时钟信号S_Clk8和S_Clk4生成如图8所示的第二路子信号Mode_A2。

参考图5，第一模式信号Mode_A的第一路子信号Mode_A1和第二路子信号Mode_A2经过控制电路130之后，得到控制信号Conrol_A。对于N＝8的情况，控制信号Control_A具有与第一模式信号Mode_A相同的波形，即，具有图8中的第一路子信号Mode_A1和第二路子信号Mode_A2波形相同的两路子信号Conrol_A1和Conrol_A2。如图8所示，子信号Conrol_A1和Conrol_A2为周期信号，具有12个时钟周期长度的周期。子信号Conrol_A2相对于子信号Control_A1具有3个时钟周期的移位。

参考图6，子信号Conrol_A1被提供至锁存电路140中的第一列锁存单元LU1至LU3，子信号Conrol_A2被提供至锁存电路140中的第二列锁存单元LU4至LU6，从而控制锁存电路140的6个锁存单元LU1至LU6分别对D3至D8处的6比特并行数据进行锁存输出。

图9示出了根据本公开实施例的数据传输电路在4比特模式下的信号时序图。图9的信号时序图与图8类似，区别在于图9是针对4比特模式的，为了简明起见，下面将主要对区别部分进行详细说明。

如图9所示，在初始阶段，模式选择信号Mode_choose为00，表示初始(idle)状态，第一选择器S1选择其第一输入端处的使能信号EN并提供至采样时钟发生器SG1。使能信号EN使采样时钟发生器SG1产生采样时钟信号S_Clk1。采样时钟信号S_Clk1使采样时钟发生器SG2产生相对于采样时钟信号S_Clk1移位一个时钟周期的采样时钟信号S_Clk2。Mode_choose为00还使第二选择器S2选择其第一输入端处的采样时钟信号S_Clk2并提供至采样时钟发生器SG3。

在采样时钟信号S_Clk2被提供采样时钟发生器SG3之后，模式设置信号Mode_Set使得模式选择信号生成子电路1101将模式选择信号Mode_Choose被置为10，表示4比特模式(4bit_mode)。

模式选择信号Mode_Choose为10使第一选择器1选择其第二输入端处的采样时钟信号S_Clk8并提供至采样时钟发生器SG1，模式选择信号Mode_Choose为10还使第二选择器S2依然选择其第一输入端处的采样时钟信号S_Clk2并提供至采样时钟发生器SG3。通过这种方式，使第一级采样时钟发生器SG1到最后一级采样时钟发生器SG8构成首位相接的的环路，该环路可以循环输出D1至D8共8比特的并行数据。

例如，采样时钟发生器SG1产生的采样时钟信号S_Clk1使D锁存器Latch1将串行数据Data_in的一个比特进行锁存并D4处输出；采样时钟信号S_Clk1使采样时钟发生器SG2产生采样时钟信号S_Clk2，从而使D锁存器Latch2将串行数据Data_in的另一个比特进行锁存并在在串并转换电路的输出端D2处输出；以此类推，采样时钟信号S_Clk7被提供至采样时钟发生器SG8，使得采样时钟发生器SG8产生采样时钟信号S_Clk8，从而使D锁存器Latch8将串行数据Data_in的一个比特进行锁存并在D8处输出。至此，一次循环结束。采样时钟信号S_Clk8被第一选择器S1选择并提供至采样时钟发生器SG1，从而触发从开始下一个循环，在D1至D8输出下一组8比特数据。

串并转换电路110的模式信号生成子电路1102针对4比特模式(第二模式)生成的第二模式信号Mode_B具有第一路子信号Mode_B1和第二路子信号Mode_B2。如图4C所示，当采样时钟信号S_Clk4为高电平时，SR锁存器Latch3’的置位端S为高电平，复位端R为低电平，从而触发SR锁存器Latch3’在其输出端Q’处输出高电平的第一路子信号Mode_B1；当采样时钟信号S_Clk6为高电平时，SR锁存器Latch3’的复位端为高电平，置位端为低电平，从而使SR锁存器Latch3’将其输出端Q’处的第一路子信号Mode_B1复位至低电平。同理，SR锁存器Latch4’基于采样时钟信号S_Clk8和S_Clk2生成如图9所示的第二路子信号Mode_B2。

参考图5，第二模式信号Mode_B的第一路子信号Mode_B1和第二路子信号Mode_B2经过控制电路130之后，得到控制信号Conrol_B。对于N＝8的情况，控制信号Control_B具有与第一模式信号Mode_B相同的波形，即，具有图9中的第一路子信号Mode_B1和第二路子信号Mode_B2波形相同的两路子信号Conrol_B1和Conrol_B2。如图9所示，子信号Conrol_B1和Conrol_B2为周期信号，具有12个时钟周期长度的周期。子信号Conrol_B2相对于子信号Control_B1具有4个时钟周期的移位。

参考图6，子信号Conrol_B1被提供至锁存电路140中的第一列锁存单元LU1至LU3，子信号Conrol_B2被提供至锁存电路140中的第二列锁存单元LU4至LU6，从而控制锁存电路140的6个锁存单元LU1至LU6从D1至D8中选择6个来进行锁存输出。

虽然上文以N＝8为例对模式信号和控制信号的波形进行了说明，然而本公开的实施例不限于此，对于N为其他数值的情况，可以采用其他波形的模式信号和控制信号。例如在N＝16的情况下，控制电路基于2比特的模式信号生成4比特的控制信号。相应地，在锁存电路140中设置布置成3×4阵列的12个锁存单元，控制信号的四路并行的子信号分别提供给四列锁存单元。在这种情况下，控制信号的波形通过环形计数器的计数信号与模式信号的逻辑组合来决定，不同于模式信号的波形。

图10示出了根据本公开实施例的显示设备1000的框图。如图10所示，显示设备1000包括数据传输电路1001，该数据传输电路1001可以由上述任意实施例的数据传输电路来实现。数据传输电路1001的输出数据Data_out可以被提供至显示设备1000的显示面板上的相应子像素以驱动其进行显示。显示设备1000的示例包括但不限于手机、电视、平板电脑、个人计算机(PC)以及其他具备显示功能的设备。

本公开的实施例通过使串并转换电路根据不同的模式来输出不同比特宽度的并行数据，并相应地在控制电路前端对模式信号进行选择，使得无需针对每个模式信号设置一个单独的控制电路，能够简化电路结构。

本公开的实施例通过设置第二选择器，使得可以根据需要形成从任一级移位寄存子电路至最后一级移位寄存子电路的环路，从而可以根据需要进行不同比特宽度的并行输出。而且，相比于传统技术，不需要设置专门的电路模块来生成用于启动采样循环的循环启动信号。

本公开的实施例通过使串并转换电路根据不同的模式来输出不同比特宽度的并行数据，还能够进一步简化数据传输电路中其他电路模块的结构。例如，在传统技术中，由于串并转换电路不对数据的模式进行区分，因此需要锁存电路具备较高的选择切换能力，例如在N＝8的情况下，需要锁存电路中的每个锁存单元采用六选一多路选择器进行对并行数据的输出端的选择。相比之下，本公开的实施例在N＝8的情况下，每个锁存单元连接的并行数据输出端的数量减少，采用三选一多路选择器就能够实现对并行数据输出端的选择。另外，本公开的实施例由于对控制信号的选择能力的要求降低，可以用更简单的控制电路来产生控制信号，例如在N＝8的情况下，本公开的实施例可以采用模2环形计数器和4个开关来产生控制信号，而传统技术中需要使用模4和模6环形计数器以及8个或更多个开关来产生控制信号。

本领域的技术人员可以理解，上面所描述的实施例都是示例性的，并且本领域的技术人员可以对其进行改进，各种实施例中所描述的结构在不发生结构或者原理方面的冲突的情况下可以进行自由组合。

在详细说明本公开的较佳实施例之后，熟悉本领域的技术人员可清楚的了解，在不脱离随附权利要求的保护范围与精神下可进行各种变化与改变，且本公开亦不受限于说明书中所举示例性实施例的实施方式。