具体实施方式

在下文中，将参照附图来详细描述本发明构思的实施例。在附图中，相同的附图标记用于相同的元件，并且将省略其冗余描述。如本文所使用的，术语“和/或”包括相关所列项中的一个或更多个项的任意和所有组合。应注意，尽管没有进行相关的具体描述，但是关于一个实施例描述的各方面可以结合在不同的实施例中。即，可以以任何方式和/或组合来组合所有实施例和/或任何实施例的特征。

图1是示出根据本发明构思的一些示例实施例的设计集成电路的方法的流程图。图1的流程图S10可以包括框S100至S500。

参照图1，根据本发明构思的一些实施例的设计集成电路的方法，作为用于设计集成电路的布图的操作，可以通过使用用于设计集成电路的工具来执行。在一些实施例中，用于设计集成电路的工具可以是程序(例如，图15的1400_1)，其可以包括将由处理器(例如，图15的1100)执行的多个指令。因此，设计集成电路的方法可以被称为用于集成电路设计的计算机实现的方法。

在框S100，可以执行综合(synthesis)操作。例如，可以由处理器通过使用综合工具来执行框S100。“综合”可以是通过将关于集成电路的输入数据转换成逻辑门的硬件形式来生成网表的操作，其可以被称为“逻辑综合”。“输入数据”可以是关于集成电路的行为的抽象形式，例如，在寄存器传输级(RTL)中定义的数据。可以通过使用标准单元库(例如，图14中的D20)从RTL代码生成“网表”，并且“网表”可以是门级网表。在示例实施例中，RTL代码可以作为输入文件被提供给综合工具，并且在综合工具中可以输出网表作为输出文件。

在框S200，可以对定义集成电路的标准单元进行布局(place)和布线(route)(以下称为“布局&布线(P&R)”)。例如，可以由处理器通过使用P&R工具来执行框S200。通过使用标准单元库(例如，图14中的D20)根据网表来布局定义集成电路的标准单元并且对在所布局的标准单元中包括的网(net)进行布线，可以生成用于集成电路的布图数据。例如，布图数据可以是图形设计系统(GDS)II格式的数据。在示例实施例中，网表可以作为输入文件被提供给P&R工具，并且在P&R工具中可以输出布图数据作为输出文件。

在本文中，“网”可以表示集成电路的等效电路图中的等电位，并且可以对应于集成电路布图中的一个互连。一个互连可以对应于包括彼此电连接的至少一个金属层和至少一个通路的布线结构。因此，互连可以将标准单元的输出引脚电连接到输入引脚，并且通过创建互连，可以对标准单元进行布线。

在框S300，可以执行集成电路的时序分析(timing analysis)。例如，可以由处理器通过使用静态时序分析(STA)工具来执行框S300。在STA工具中可以输出时序分析数据D11作为输出文件。

“时序分析”可以指以下操作：确定在集成电路中包括的时序路径是否满足时序约束，然后基于时序路径时序约束确定的结果，在时序路径之中选择集成电路的从输入(即，起点)到输出(即，终点)的总时序延迟超过时序约束的时序路径或时序关键路径。时序约束可以包括建立时序约束以及保持时序约束。

在框S400，可以基于包括在标准单元中的纳米片的形状来重新执行P&R。当重新执行P&R时，可以重新生成关于集成电路的布图数据。例如，可以由处理器通过参考标准单元库D20并使用P&R工具来执行框S400。

在示例实施例中，可以在基于时序分析数据D11布局的标准单元之中提取在时序关键路径中包括的标准单元作为目标单元，并且可以将目标单元的纳米片的形状与相邻于目标单元布局的相邻单元的纳米片的形状进行比较。根据比较结果，可以将相邻于目标单元布局的相邻单元替换为另一单元，或者可以在目标单元与相邻单元之间插入填充单元。将参照诸如图4的附图来详细描述框S400。

当重新执行P&R时，可以重新生成集成电路的布图数据，并且在框S500中，可以通过使用重新生成的布图数据来重新执行集成电路的时序分析。例如，可以由处理器通过使用STA工具来执行框S500。

根据本发明构思的一些实施例的制造集成电路的方法可以通过基于在标准单元中包括的纳米片的形状重新执行P&R操作，来减少可能基于纳米片的形状发生的工艺变化。因此，可以减小违背集成电路的时序约束的可能性，从而可以改善时序特性。

图2是示出根据本发明构思的一些示例实施例的设计集成电路的方法的流程图，并且进一步示出了图1的框S400的示例实施例。图2的流程图S400可以包括框S410至S460。

参照图2，在框S410，可以通过使用时序分析数据D11来提取在时序关键路径中包括的目标单元。例如，在时序分析操作(例如，图1的S300)中，可以从在集成电路中包括的时序路径提取时间裕量(slack)低于基准的时序关键路径，并且在框S410中，可以在所提取的时序关键路径中包括的标准单元之中提取目标单元。例如，时钟路径可以被包括在时序关键路径中。

在框S420，可以确定所提取的目标单元的纳米片的宽度是否与相邻于目标单元布局的相邻单元的纳米片的宽度相同。例如，可以将在第一方向(例如，+X方向)上相邻于目标单元布局的第一相邻单元的纳米片的宽度与目标单元的纳米片的宽度进行比较，并且可以将在与第一方向相反的方向(例如，-X方向)上相邻于目标单元布局的第二相邻单元的纳米片的宽度与目标单元的纳米片的宽度进行比较。当所提取的目标单元的纳米片的宽度与相邻于目标单元布局的相邻单元的纳米片的宽度相同时，可以终止框S400，并且可以根据通过执行图1的流程图S10中的操作生成的布图数据(例如，图14中的D30)来执行集成电路的处理操作。

当所提取的目标单元的纳米片的宽度不同于相邻于目标单元布局的相邻单元的纳米片的宽度时，在框S430，可以通过使用时序分析数据D11确定目标单元的相邻单元是否被包括在时序关键路径中。当目标单元的相邻单元未被包括在时序关键路径中时，在框S440，可以将相邻单元替换为可以执行与相邻单元相同或相似的功能并且可以具有与相邻区域中的目标单元相同的形状的标准单元。替换后的标准单元可以被重新布局成与目标单元相邻。例如，当在+X方向上相邻于目标单元布局的第一相邻单元的纳米片的宽度与目标单元的纳米片的宽度彼此不同，并且第一相邻单元未被包括在时序关键路径中时，可以将第一相邻单元替换为可以执行与第一相邻单元相同或相似的功能并且可以包括宽度与相邻区域中的目标单元的纳米片的宽度相同的纳米片的标准单元。

当目标单元的相邻单元被包括在时序关键路径中时，在框S450，可以在目标单元与相邻单元之间插入填充单元。例如，当相邻单元的纳米片的宽度与目标单元的纳米片的宽度彼此不同并且相邻单元被包括在时序关键路径中时，可以在目标单元与相邻单元之间插入填充单元。在一些实施例中，填充单元可以包括如下纳米片：该纳米片在相邻于目标单元的相邻区域中具有与目标单元的纳米片的形状相同的形状，并且在相邻于相邻单元的相邻区域中具有与相邻单元的纳米片的形状相同的形状。

当相邻单元被包括在时序关键路径中并且相邻单元被替换为另一单元时，包括相邻单元的时序关键路径的时序特性可以在时间裕量的大小增大的方向上改变。因此，通过在相邻单元与目标单元之间插入填充单元，可以降低或防止包括相邻单元的时序关键路径的时序特性过度改变。

然而，根据本发明构思的制造集成电路的方法不限于执行框S430、S440和S450的操作。根据本发明构思的一些实施例的制造集成电路的方法还可以包括：如果所提取的目标单元的纳米片的宽度与相邻单元的纳米片的宽度彼此不同，则在目标单元与相邻单元之间插入填充单元，而不需要检查目标单元的相邻单元是否被包括在时序关键路径中。

在框S460，可以根据改变后的标准单元的布局重新生成互连。因此，可以重新生成布图数据。

图3是示出根据本发明构思的一些示例实施例的集成电路中包括的单元CT、CPR和CPL的俯视图。图4是沿着图3中的线Y1-Y2截取的截面图。

如本文中所使用的，由X轴和Y轴构成的平面可以被称为水平面，并且相对于另一组件在+Z方向上布局的组件可以被称为在另一组件之上，并且相对于另一组件在-Z方向上布局的组件可以被称为在另一组件之下或下方。在附图中，为了便于说明，可以仅示出一些层，并且为了易于理解，尽管通路位于金属层的图案之下也可以显示通路。

参照图3和图4，集成电路可以包括目标单元CT、第一相邻单元CPR以及第二相邻单元CPL。第一相邻单元CPR可以被布局为在+X方向上与目标单元CT相邻，第二相邻单元CPL可以被布局为在-X方向上与目标单元CT相邻。即，例如，第一相邻单元CPR可以被布局在目标单元CT的右侧，第二相邻单元CPL可以被布局在目标单元CT的左侧。在示例实施例中，目标单元CT可以是包括在时序关键路径中的标准单元。

限定标准单元的扩散断路(diffusion break)可以形成在目标单元CT、第一相邻单元CPR与第二相邻单元CPL之间。扩散断路可以将目标单元CT、第一相邻单元CPR以及第二相邻单元CPL彼此电绝缘。扩散断路可以基于其结构包括双扩散断路(DDB)和单扩散断路(SDB)。在示例实施例中，包括在集成电路中的扩散断路可以是单扩散断路。

目标单元CT、第一相邻单元CPR以及第二相邻单元CPL可以形成在衬底SUB上，并且可以包括在X轴方向上延伸的第一纳米片N1和第二纳米片N2。在示例实施例中，第一纳米片N1可以被布局在掺杂有N型杂质的N阱NW上。

第一纳米片N1和第二纳米片N2可以用作晶体管的沟道。例如，第一纳米片N1可以掺杂有N型杂质，并且可以构成P沟道金属氧化物半导体(PMOS)晶体管的一部分。相比之下，第二纳米片N2可以掺杂有P型杂质，并且可以构成N沟道金属氧化物半导体(NMOS)晶体管的一部分。在示例实施例中，第一纳米片N1和第二纳米片N2可以包括Si、Ge、或SiGe。在示例实施例中，第一纳米片N1和第二纳米片N2可以包括InGaAs、InAs、GaSb、InSb或它们的组合。

第一纳米片N1和第二纳米片N2均可以包括分别形成在沿Z方向堆叠的多个层中的图案。例如，第一纳米片N1和第二纳米片N2均可以包括具有导电沟道材料的层。在图4中，第一纳米片N1被示出为包括形成在衬底SUB上的三个层中的图案，但是本发明构思的实施例不限于此。形成在第一纳米片N1和第二纳米片N2中所包括的不同层上的图案的数目可以被不同地改变。

目标单元CT中包括的第一纳米片N1可以在X轴方向上延伸，在Y轴方向上具有第一宽度W1，目标单元CT中包括的第二纳米片N2可以在X轴方向上延伸，在Y轴方向上具有第二宽度W2。在示例实施例中，第一宽度W1可以与第二宽度W2相同。

第一相邻单元CPR中包括的第一纳米片N1可以在X轴方向上延伸，在Y轴方向上具有第一宽度WR1，第一相邻单元CPR中包括的第二纳米片N2可以在X轴方向上延伸，在Y轴方向上具有第二宽度WR2。第二相邻单元CPL中包括的第一纳米片N1可以在X轴方向上延伸，在Y轴方向上具有第一宽度WL1，第二相邻单元CPL中包括的第二纳米片N2可以在X轴方向上延伸，在Y轴方向上具有第二宽度WL2。

在示例实施例中，彼此相邻布局的单元的纳米片的宽度可以相同。例如，目标单元CT的第一纳米片N1的第一宽度W1可以与第一相邻单元CPR的第一纳米片N1的第一宽度WR1相同，并且可以与第二相邻单元CPL的第一纳米片N1的第一宽度WL1相同。此外，例如，目标单元CT的第二纳米片N2的第二宽度W2可以与第一相邻单元CPR的第二纳米片N2的第二宽度WR2相同，并且可以与第二相邻单元CPL的第二纳米片N2的第二宽度WL2相同。在示例实施例中，在图1的框S200，当对目标单元CT、第一相邻单元CPR以及第二相邻单元CPL进行布局和布线时，可以不执行图2的框S430至S460的操作。

目标单元CT、第一相邻单元CPR和第二相邻单元CPL可以包括形成在衬底SUB上并且在Y轴方向上延伸的栅极线GL。在示例实施例中，栅极线GL可以包括含功函数金属的层以及间隙填充金属膜。例如，含功函数金属的层可以包括以下金属中的一种或更多种：Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd，间隙填充金属膜可以包括W膜和/或Al膜。在示例实施例中，栅极线GL可以包括TiAlC/TiN/W的堆叠结构、TiN/TaN/TiAlC/TiN/W的堆叠结构和/或TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。

栅极线GL可以形成为接近或围绕第一纳米片N1和第二纳米片N2的一部分。栅极绝缘膜GI可以形成在栅极线GL与第一纳米片N1之间。在示例实施例中，栅极绝缘膜GI可以包括氧化硅膜、氮氧化硅膜、具有比氧化硅膜高的介电常数的高介电膜、或它们的组合。例如，栅极绝缘膜GI可以包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、HfO₂-Al₂O₃合金、或它们的组合，但是本发明构思的实施例不限于此。

为了向单元供电，可以布局在X轴方向上延伸的电力线。例如，目标单元CT、第一相邻单元CPR和第二相邻单元CPL可以共享第一电力线PL1和第二电力线PL2，并且可以通过第一电力线PL1和第二电力线PL2被供电。在图3中，第一电力线PL1和第二电力线PL2被示出并被描述为M1层的图案，但是本发明构思的示例实施例不限于此。在示例实施例中，电力线可以形成为位于M1层上方的布线层(例如，M2层)的图案。在示例实施例中，第一电源电压VDD可以施加到第一电力线PL1，第二电源电压VSS可以施加到第二电力线PL2。

图5A是示出根据本发明构思的示例实施例的集成电路中包括的标准单元CT、第一相邻单元CPRa和第二相邻单元CPL的俯视图，并且进一步示出了图2的框S420的示例实施例。图5B是示出根据本发明构思的一些实施例的目标单元的时序特性基于相邻单元的纳米片的形状而改变的示图。图6是示出根据本发明构思的一些示例实施例的集成电路中包括的单元CT、CPRa、CF和CPL的俯视图，并且进一步示出了图2的框S450的示例实施例。在图5A和图6的描述中，将省略关于与图3的附图标记相同的附图标记的重复描述。

参照图5A，在P&R操作(例如，图1的S200)中，可以对目标单元CT进行布局，可以将第一相邻单元CPRa布局为从目标单元CT起在+X方向上与目标单元CT相邻，并可以将第二相邻单元CPL布局为从目标单元CT起在-X方向上与目标单元CT相邻。第一相邻单元CPRa中包括的第一纳米片N1可以在X轴方向上延伸，在Y轴方向上具有第一宽度WR1a，第一相邻单元CPRa中包括的第二纳米片N2可以在X轴方向上延伸，在Y轴方向上具有第二宽度WR2。

在示例实施例中，目标单元CT的第一纳米片N1的第一宽度W1可以不同于第一相邻单元CPRa的第一纳米片N1的第一宽度WR1a。例如，第一相邻单元CPRa的第一纳米片N1的第一宽度WR1a可以小于目标单元CT的第一纳米片N1的第一宽度W1。可以在目标单元CT与第一相邻单元CPRa彼此相邻的相邻区域A中在第一纳米片N1中形成凹凸图案(jog pattern)。

然而，本发明构思的实施例不限于此，第一相邻单元CPRa的第一纳米片N1的第一宽度WR1a可以大于目标单元CT的第一纳米片N1的第一宽度W1。在其他实施例中，目标单元CT的第二纳米片N2的第二宽度W2可以不同于第一相邻单元CPRa的第二纳米片N2的第二宽度WR2a。

根据比较示例，如果在不执行操作S400的情况下执行对其中形成有凹凸图案的目标单元CT和第一相邻单元CPRa的处理操作(例如，图14的框S40)，则由于工艺变化，相对于在图1的设计流程图操作S10中的目标单元CT的第一纳米片N1，在框S40的操作中的目标单元PCT的第一纳米片N1在相邻区域A处的宽度可能会减小。此外，相对于图1的设计流程图操作S10中的第一相邻单元CPRa的第一纳米片N1，在框S40的操作中的第一相邻单元PCPRa的第一纳米片N1在相邻区域A处的宽度可能会增大。即，在相邻区域A中，目标单元PCT的第一纳米片N1可能具有与除了相邻区域A之外的区域中的第一宽度W1不同的第一宽度W1'，第一相邻单元PCPRa的第一纳米片N1可能具有与除了相邻区域A之外的区域中的第一宽度WR1a不同的第一宽度WR1a'。因此，由于这样的工艺变化，通过包括目标单元PCT的时序路径或者包括第一相邻单元PCPRa的时序路径的延迟可能改变，这可能导致违背时序路径的时序约束。

参照图5A和图5B，例如，目标单元PCT可以用作反相器CTC。输入输入信号然后输出输出信号的目标单元PCT的延迟D可以是不考虑工艺变化的目标单元CT的延迟D0与根据工艺变化的延迟的改变(+dD或-dD)之和。因此，当根据比较示例不执行框S400的操作时，在时序分析步骤(例如，图1的S300)中分析的时序路径的时序特性与集成电路被制造之后的实际的时序路径的时序特性可能会不同。特别地，针对时序关键路径，违背时序约束的可能性可能进一步增加。

参照图4和图5A，在P&R框S200中布局的标准单元之中的被包括在时序关键路径中的目标单元CT可能由于相邻布局的第一相邻单元CPRa而发生工艺变化。因此，根据本发明构思的一些实施例的制造集成电路的方法可以包括：基于目标单元CT、第一相邻单元CPRa和第二相邻单元CPL中包括的第一纳米片N1和第二纳米片N2的形状，重新执行P&R(S400)。当第一相邻单元CPRa未被包括在时序关键路径中时，可以将第一相邻单元CPRa替换为图3的第一相邻单元CPR(S440)。通过将图5A的第一相邻单元CPRa替换为图3的第一相邻单元CPR，目标单元CT的第一纳米片N1的第一宽度W1与相邻布局的第一相邻单元CPR的第一纳米片N1的第一宽度WR1可以彼此相等，因此，可以减小由于工艺变化导致的目标单元CT的延迟的改变。

然而，本发明构思的实施例不限于此，凹凸图案可以形成在目标单元CT和第一相邻单元CPRa彼此相邻的相邻区域中的第二纳米片N2中，并且当第一相邻单元CPRa未被包括在时序关键路径中时，可以将图5A的第一相邻单元CPRa替换为图3的第一相邻单元CPR。因此，第一相邻单元CPR的第二纳米片N2的第二宽度WR2可以与目标单元CT的第二纳米片N2的第二宽度W2相同。

参照图4、图5A和图6，当第一相邻单元CPRa的第一纳米片N1的第一宽度WR1a不同于目标单元CT的第一纳米片N1的第一宽度W1，并且第一相邻单元CPRa被包括在时序关键路径中时，可以在目标单元CT与第一相邻单元CPRa之间插入填充单元CF(S450)。

填充单元CF可以包括如下第一纳米片N1：该第一纳米片N1在与目标单元CT相邻的区域中具有与目标单元CT的第一纳米片N1的第一宽度W1相同的宽度，并且在与第一相邻单元CPRa相邻的区域中具有与第一相邻单元CPRa的第一纳米片N1的第一宽度WR1a相同的宽度。此外，填充单元CF可以包括如下第二纳米片N2：该第二纳米片N2在与目标单元CT相邻的区域中具有与目标单元CT的第二纳米片N2的第二宽度W2相同的宽度，并且在与第一相邻单元CPRa相邻的区域中具有与第一相邻单元CPRa的第二纳米片N2的第二宽度WR2相同的宽度。即，凹凸图案可以形成在填充单元CF中的第一纳米片N1中。

然而，本发明构思的实施例不限于此，即使当第一相邻单元CPRa的第二纳米片N2的第二宽度WR2不同于目标单元CT的第二纳米片N2的第二宽度W2，并且第一相邻单元CPRa被包括在时序关键路径中时，也可以在目标单元CT与第一相邻单元CPRa之间插入填充单元。此外，填充单元可以包括如下第二纳米片N2：该第二纳米片N2在与目标单元CT相邻的区域中具有与目标单元CT的第二纳米片N2的第二宽度W2相同的宽度，并且在与第一相邻单元CPRa相邻的区域中具有与第一相邻单元CPRa的第二纳米片N2的第二宽度WR2相同的宽度。即，凹凸图案可以形成在填充单元中的第二纳米片N2中。

因此，根据本发明构思的一些实施例的制造集成电路的方法可以减小在集成电路的处理操作中由于制造目标单元而可能发生的工艺变化，并且可以减小违背包括目标单元CT的时序关键路径的时序约束的可能性。

图7A是示出根据本发明构思的一些示例实施例的集成电路中包括的单元CT、CPRb和CPL的俯视图，并且进一步示出了图2的框S420的示例实施例。图7B是示出根据本发明构思的一些示例实施例的集成电路中包括的单元CT、CPRb、CFb和CPL的俯视图，并且进一步示出了图2的框S450的示例实施例。在图7A和图7B的描述中，将省略关于与图3的附图标记相同的附图标记的重复描述。

参照图7A，在P&R操作(例如，图1的S200)中，可以对目标单元CT进行布局，可以将第一相邻单元CPRb布局为从目标单元CT起在+X方向上与目标单元CT相邻，并可以将第二相邻单元CPL布局为从目标单元CT起在-X方向上与目标单元CT相邻。第一相邻单元CPRb中包括的第一纳米片N1可以在X轴方向上延伸，在Y轴方向上具有第一宽度WR1a，第一相邻单元CPRb中包括的第二纳米片N2可以在X轴方向上延伸，在Y轴方向上具有第二宽度WR2a。

在示例实施例中，目标单元CT的第一纳米片N1的第一宽度W1可以不同于第一相邻单元CPRb的第一纳米片N1的第一宽度WR1a。例如，第一相邻单元CPRb的第一纳米片N1的第一宽度WR1a可以小于目标单元CT的第一纳米片N1的第一宽度W1。在示例实施例中，目标单元CT的第二纳米片N2的第二宽度W2可以不同于第一相邻单元CPRb的第二纳米片N2的第二宽度WR2a。例如，第一相邻单元CPRb的第二纳米片N2的第二宽度WR2a可以小于目标单元CT的第二纳米片N2的第二宽度W2。然而，本发明构思的实施例不限于此，第一相邻单元CPRb的第一纳米片N1的第一宽度WR1a可以大于目标单元CT的第一纳米片N1的第一宽度W1，第一相邻单元CPRb的第二纳米片N2的第二宽度WR2a可以大于目标单元CT的第二纳米片N2的第二宽度W2。因此，凹凸图案可以形成在目标单元CT和第一相邻单元CPRb彼此相邻的相邻区域中的第一纳米片N1和第二纳米片N2中的每一者中。

参照图4和图7A，在P&R操作S200中布局的标准单元之中的被包括在时序关键路径中的目标单元CT可能由于相邻布局的第一相邻单元CPRb而发生工艺变化。因此，根据本发明构思的一些实施例的制造集成电路的方法可以包括：基于目标单元CT、第一相邻单元CPRb和第二相邻单元CPL中包括的第一纳米片N1和第二纳米片N2的形状，重新执行P&R(S400)。当第一相邻单元CPRb未被包括在时序关键路径中时，可以将第一相邻单元CPRb替换为图3的第一相邻单元CPR(S440)。通过将图7A的第一相邻单元CPRb替换为图3的第一相邻单元CPR，目标单元CT的第一纳米片N1的第一宽度W1与第一相邻单元CPR的第一纳米片N1的第一宽度WR1可以彼此相等，并且目标单元CT的第二纳米片N2的第二宽度W2与第一相邻单元CPR的第二纳米片N2的第二宽度WR2可以彼此相等。因此，可以减小由于与目标单元CT相关联的工艺变化导致的延迟的改变。

参照图4、图7A和图7B，当第一相邻单元CPRb的第一纳米片N1和第二纳米片N2的形状与目标单元CT的纳米片N1和N2的形状彼此不同，并且第一相邻单元CPRb被包括在时序关键路径中时，可以在目标单元CT与第一相邻单元CPRb之间插入填充单元CFb(S450)。

填充单元CFb可以包括如下第一纳米片N1：该第一纳米片N1在与目标单元CT相邻的区域中具有与目标单元CT的第一纳米片N1的第一宽度W1相同的宽度，并且在与第一相邻单元CPRb相邻的区域中具有与第一相邻单元CPRb的第一纳米片N1的第一宽度WR1a相同的宽度。此外，填充单元CFb可以包括如下第二纳米片N2：该第二纳米片N2在与目标单元CT相邻的区域中具有与目标单元CT的第二纳米片N2的第二宽度W2相同的宽度，并且在与第一相邻单元CPRb相邻的区域中具有与第一相邻单元CPRb的第二纳米片N2的第二宽度WR2a相同的宽度。即，凹凸图案可以形成在填充单元CFb中的第一纳米片N1和第二纳米片N2中。

图8A是示出根据本发明构思的示例实施例的集成电路中包括的单元CT、CPRa和CPLa的俯视图，并且进一步示出了图2的框S420的示例实施例。图8B是示出根据本发明构思的示例实施例的集成电路中包括的单元CT、CPRa、CFR、CFL和CPLa的俯视图，并且进一步示出了图2的框S450的示例实施例。在图8A和图8B的描述中，将省略关于与图3的附图标记相同的附图标记的重复描述。

参照图8A，在P&R操作(例如，图1的S200)中，可以对目标单元CT进行布局，可以将第一相邻单元CPRa布局为从目标单元CT起在+X方向上与目标单元CT相邻，并可以将第二相邻单元CPLa布局为从目标单元CT起在-X方向上与目标单元CT相邻。第一相邻单元CPRa中包括的第一纳米片N1可以在X轴方向上延伸，在Y轴方向上具有第一宽度WR1a，第二相邻单元CPLa中包括的第一纳米片N1可以在X轴方向上延伸，在Y轴方向上具有第一宽度WL1a。

在示例实施例中，目标单元CT的第一纳米片N1的第一宽度W1可以不同于第一相邻单元CPRa的第一纳米片N1的第一宽度WR1a。在示例实施例中，目标单元CT的第一纳米片N1的第一宽度W1可以不同于第二相邻单元CPLa的第一纳米片N1的第一宽度WL1a。例如，第一相邻单元CPRa的第一纳米片N1的第一宽度WR1a以及第二相邻单元CPLa的第一纳米片N1的第一宽度WL1a可以小于目标单元CT的第一纳米片N1的第二宽度W1。凹凸图案可以形成在目标单元CT和第一相邻单元CPRa彼此相邻的相邻区域以及目标单元CT和第二相邻单元CPLa彼此相邻的相邻区域中的第一纳米片N1中。然而，本发明构思的实施例不限于此，第一相邻单元CPRa的第一纳米片N1的第一宽度WR1a可以大于目标单元CT的第一纳米片N1的第一宽度W1，第二相邻单元CPLa的第一纳米片N1的第一宽度WL1a可以大于目标单元CT的第一纳米片N1的第一宽度W1。

参照图4和图8A，在框S200的P&R操作中布局的标准单元之中的被包括在时序关键路径中的目标单元CT可能由于相邻布局的第一相邻单元CPRa和第二相邻单元CPLa而发生工艺变化。因此，根据本发明构思的一些实施例的制造集成电路的方法可以包括：基于目标单元CT、第一相邻单元CPRa和第二相邻单元CPLa中包括的第一纳米片N1和第二纳米片N2的形状，重新执行P&R(S400)。例如，当第一相邻单元CPRa未被包括在时序关键路径中时，可以将第一相邻单元CPRa替换为图3的第一相邻单元CPR(S440)。此外，当第二相邻单元CPLa未被包括在时序关键路径中时，可以将第二相邻单元CPLa替换为图3的第二相邻单元CPL(S440)。

通过将图8A的第一相邻单元CPRa和第二相邻单元CPLa分别替换为图3的第一相邻单元CPR和第二相邻单元CPL，目标单元CT的第一纳米片N1的第一宽度W1与第一相邻单元CPR的第一纳米片N1的第一宽度WR1可以彼此相等，并且目标单元CT的第一纳米片N1的第一宽度W1与第二相邻单元CPL的第一纳米片N1的第一宽度WL1可以彼此相等。因此，可以减小由于与目标单元CT相关联的工艺变化导致的延迟的改变。

然而，本发明构思的实施例不限于此，当目标单元CT的第二纳米片N2的第二宽度W2不同于第一相邻单元CPRa的第二纳米片N2的第二宽度WR2并且第一相邻单元CPRa未被包括在时序关键路径中时，可以将图8A的第一相邻单元CPRa替换为图3的第一相邻单元CPR(S440)。此外，当目标单元CT的第二纳米片N2的第二宽度W2不同于第二相邻单元CPLa的第二纳米片N2的第二宽度WL2并且第二相邻单元CPLa未被包括在时序关键路径中时，可以将图8A的第二相邻单元CPLa替换为图3的第二相邻单元CPL(S440)。参照图4、图8A和图8B，当第一相邻单元CPRa的纳米片N1和N2的形状与目标单元CT的纳米片N1和N2的形状彼此不同并且第一相邻单元CPRa被包括在时序关键路径中时，可以在目标单元CT与第一相邻单元CPRa之间插入第一填充单元CFR(S450)。此外，当第二相邻单元CPLa的纳米片N1和N2的形状与目标单元CT的纳米片N1和N2的形状彼此不同并且第二相邻单元CPLa被包括在时序关键路径中时，可以在目标单元CT与第二相邻单元CPLa之间插入第二填充单元CFL(S450)。

第一填充单元CFR可以包括如下第一纳米片N1：该第一纳米片N1在与目标单元CT相邻的区域中具有与目标单元CT的第一纳米片N1的第一宽度W1相同的宽度，并且在与第一相邻单元CPRa相邻的区域中具有与第一相邻单元CPRa的第一纳米片N1的第一宽度WR1a相同的宽度。第二填充单元CFL可以包括如下第一纳米片N1：该第一纳米片N1在与目标单元CT相邻的区域中具有与目标单元CT的第一纳米片N1的第一宽度W1相同的宽度，并且在与第二相邻单元CPLa相邻的区域中具有与第二相邻单元CPLa的第一纳米片N1的第一宽度WL1a相同的宽度。即，凹凸图案可以形成在第一填充单元CFR和第二填充单元CFL中的第一纳米片N1。

然而，本发明构思的实施例不限于此，当目标单元CT的第二纳米片N2的第二宽度W2不同于第一相邻单元CPRa的第二纳米片N2的第二宽度WR2并且第一相邻单元CPRa被包括在时序关键路径中时，可以在目标单元CT与第一相邻单元CPRa之间插入第一填充单元CFR(S450)。在这样的实施例中，第一填充单元可以包括其中形成了凹凸图案的第二纳米片N2。此外，当目标单元CT的第二纳米片N2的第二宽度W2不同于第二相邻单元CPLa的第二纳米片N2的第二宽度WL2并且第二相邻单元CPLa被包括在时序关键路径中时，可以在目标单元CT与第二相邻单元CPLa之间插入第二填充单元CFL(S450)。在这样的实施例中，第二填充单元可以包括其中形成了凹凸图案的第二纳米片N2。

图9是示出根据本发明构思的一些示例实施例的设计集成电路的方法的流程图，并且进一步示出了图1的框S500的示例实施例。图10是示出根据本发明构思的一些示例实施例的集成电路的示图，并且进一步示出了图9的流程图S500的示例实施例。图9的流程图S500可以包括框S501至S507。例如，可以由处理器通过使用STA工具来执行流程图S500的操作。

参照图9和图10，在框S501，可以从多个布局的标准单元提取时序路径。例如，多个时序路径可以包括数据路径DP、时钟路径等。在框S501，可以选择数据路径DP。尽管关于数据路径DP的选择描述了本发明构思的实施例，但是应当理解，这样的实施例也可以等同地应用于时钟路径。

例如，集成电路可以包括第一单元C1至第五单元C5，并且数据路径DP可以被定义为从作为启动触发器(launch flip-flop)的第一单元C1的时钟引脚至作为捕获触发器(capture flip-flop)的第五单元C5的数据输入引脚的时序路径。在图10中，为了便于描述，第二单元C2至第四单元C4被示出为反相器，但是根据本发明构思的不同实施例，可以利用各种类型的逻辑门来实现第二单元C2至第四单元C4。此外，尽管图10示出了四个单元(第一单元C1至第四单元C4)被包括在数据路径DP中，但是本发明构思的实施例不限于此，并且在本发明构思的各种实施例中，数据路径DP中包括的单元的数目可以不同。

在框S503中，可以通过使用时序模型D12来提取时序路径中包括的每个目标单元的单元延迟。例如，可以提取数据路径DP中包括的第一单元C1至第四单元C4中的每个单元的延迟，即，第一延迟D1、第二延迟D2、第三延迟D3和第四延迟D4。

在示例实施例中，时序模型D12可以包括每个标准单元的时序特性信息，并且可以包括通过相邻于每个标准单元布局的相邻单元来反映LLE的时序特性信息。例如，可以通过使用模拟工具(例如，spice(Simulation program with integrated circuit emphasis))从标准单元的布图提取spice网表并且提取标准单元的时序特性(例如，延迟特性、输入/输出的电容等)来生成时序模型D12。具体地，可以从包括标准单元和围绕标准单元的虚设布线结构(例如，后道工序(BEOL)、前道工序(FEOL))的布图生成时序模型D12，因此，时序模型D12可以通过虚设布线结构反映标准单元的LLE。

在框S505，通过使用LLE变化模型D13，可以基于目标单元的相邻单元的纳米片的形状来校正每个目标单元的单元延迟。在示例实施例中，LLE变化模型D13可以包括根据相邻于标准单元布局的相邻单元的纳米片的形状的标准单元的单元延迟的校正因子(例如，降额因子)。在框S505，可以从LLE变化模型D13获得与每个目标单元相对应的校正因子，并且可以通过使用所获得的校正因子来校正每个目标单元的单元延迟。例如，可以通过使用LLE变化模型D13来获得分别与数据路径DP中包括的第一单元C1至第四单元C4相对应的第一校正因子a1至第四校正因子a4。通过使用第一校正因子a1至第四校正因子a4，可以校正数据路径DP中包括的第一单元C1至第四单元C4中的每个单元的延迟，并且可以提取校正后的第一延迟a1·D1、校正后的第二延迟a2·D2、校正后的第三延迟a3·D3和校正后的第四延迟a4·D4。

在示例实施例中，当标准单元的纳米片的宽度与相邻单元的纳米片的宽度相同时，校正因子可以是1，并且标准单元的纳米片的宽度与相邻单元的纳米片的宽度之间的差越大，校正因子越小并且会远离1。当目标单元的纳米片的形状不同于相邻于目标单元布局的相邻单元的纳米片的形状时，由于工艺变化，目标单元的单元延迟可能不同于在框S503提取的单元延迟。因此，通过使用LLE变化模型D13，可以基于目标单元和相邻单元的纳米片的形状来校正每个目标单元的单元延迟。

在框S507，可以通过使用每个目标单元的校正后的单元延迟来计算时序路径的延迟。在示例实施例中，可以通过将每个目标单元的校正后的单元延迟相加来计算时序路径的延迟。例如，可以通过将校正后的第一延迟a1·D1、校正后的第二延迟a2·D2、校正后的第三延迟a3·D3和校正后的第四延迟a4·D4相加来计算数据路径DP的延迟。根据本发明构思的一些实施例的制造集成电路的方法可以基于时序路径中包括的目标单元和相邻单元的纳米片的形状来校正每个目标单元的延迟，从而更准确地提取时序路径的延迟。因此，集成电路的时序分析可以更准确。

图11A和图11B是示出根据本发明构思的一些示例实施例的图9的LLE变化模型D13的示图。

参照图11A，LLE变化模型D13可以包括第一查找表D13a。第一查找表D13a可以包括关于根据相邻于特定标准单元布局的相邻单元的类型的特定标准单元的单元延迟校正因子a11至a14、a21至a24、a31至a34和a41至a44的信息。例如，第一查找表D13a可以包括关于校正因子a11至a14、a21至a24、a31至a34和a41至a44的信息，校正因子a11至a14、a21至a24、a31至a34和a41至a44可以基于第一相邻单元和第二相邻单元而变化，其中，第一相邻单元被布局为与特定标准单元的右侧(例如，+X方向)相邻，第二相邻单元被布局为与特定标准单元的左侧(例如，-X方向)相邻。第一查找表D13a中包括的每个第一相邻单元可以包括具有不同形状的纳米片，并且第一查找表D13a中包括的每个第二相邻单元可以包括具有不同形状的纳米片。

参照图11B，LLE变化模型D13可以包括第二查找表D13b。第二查找表D13b可以包括关于根据相邻于特定标准单元布局的相邻单元的纳米片的特定标准单元的单元延迟校正因子a11'至a14'、a21'至a24'、a31'至a34'和a41'至a44'的信息。例如，第二查找表D13b可以包括关于校正因子a11'至a14'、a21'至a24'、a31'至a34'和a41'至a44'的信息，校正因子a11'至a14'、a21'至a24'、a31'至a34'和a41'至a44'可以根据第一相邻单元和第二相邻单元的纳米片的宽度而变化，其中，第一相邻单元被布局为与特定标准单元的右侧(例如，+X方向)相邻，第二相邻单元被布局为与特定标准单元的左侧(例如，-X方向)相邻。

参照图11A和图11B，根据本发明构思的一些实施例的制造集成电路的方法可以通过使用第一查找表D13a和第二查找表D13b中的至少一个，来校正时序路径中包括的每个目标单元的单元延迟。因此，可以更准确地提取时序路径的延迟，并且集成电路的时序分析可以更加准确。

图12是示出根据本发明构思的一些示例实施例的设计集成电路的方法的流程图。图12的流程图S10a可以包括框S100、框S200、框S250和框S300。在图12的描述中，将省略关于与图1的附图标记相同的附图标记的重复描述。

参照图12，在框S100，可以执行综合操作，并且在框S200，可以对定义集成电路的标准单元进行P&R。在执行框S200的操作之后，在框S250，可以基于标准单元中包括的纳米片的形状来重新执行P&R。例如，可以由处理器通过使用P&R工具来执行框S250。

在示例实施例中，在框S250，可以提取在框S200布局的标准单元之中的包括在时钟路径中的标准单元作为目标单元，并且可以将目标单元的纳米片的形状与相邻于目标单元布局的相邻单元的纳米片的形状进行比较。可以根据比较结果，在目标单元与相邻单元之间插入填充单元。将参照图13详细描述框S250的示例操作。

在框S300，可以执行集成电路的时序分析，并且可以将分析结果生成为时序分析数据。可以基于根据重新执行的P&R生成的布图数据来执行时序分析。在示例实施例中，框S300可以包括图9的框S500。在示例实施例中，在执行框S300的操作之后，可以进一步执行图1和图4的框S400的操作。

根据本发明构思的一些实施例的制造集成电路的方法可以通过基于标准单元中包括的纳米片的形状重新执行P&R操作来减小可能基于纳米片的形状发生的工艺变化。因此，可以减小违背集成电路的时序约束的可能性，从而可以改善时序特性。

图13是示出根据本发明构思的一些示例实施例的设计集成电路的方法的流程图，并且进一步示出了图12的框S250的示例实施例。图13的步骤S250可以包括步骤S251至S257。

参照图13，在框S251，可以提取时钟路径中包括的目标单元。例如，可以通过使用在图12的框S200生成的布图数据来提取时钟路径，并且可以提取时钟路径中包括的目标单元。

在框S253，可以将所提取的目标单元的纳米片的宽度与相邻于目标单元布局的相邻单元的纳米片的宽度进行比较。例如，可以将可以在+X方向上相邻于目标单元布局的第一相邻单元的纳米片的宽度与目标单元的纳米片的宽度进行比较，并且可以将可以在-X方向上相邻于目标单元布局的第二相邻单元的纳米片的宽度与目标单元的纳米片的宽度进行比较。当所提取的目标单元的纳米片的宽度与相邻于目标单元布局的相邻单元的纳米片的宽度相同时，可以终止框S253的操作，并且可以执行图12的框S300的操作。

当所提取的目标单元的纳米片的宽度与相邻于目标单元布局的相邻单元的纳米片的宽度不同时，在框S255，可以在目标单元与相邻单元之间插入填充单元。例如，当在+X方向上相邻于目标单元布局的第一相邻单元的纳米片的宽度与目标单元的纳米片的宽度彼此不同时，可以在目标单元与第一相邻单元之间插入填充单元(例如，图6的CF、图7B的CFb和图8B的CFR之一)。此外，例如，当在-X方向上相邻于目标单元布局的第二相邻单元的纳米片的宽度与目标单元的纳米片的宽度彼此不同时，可以在目标单元与第二相邻单元之间插入填充单元(例如，图8B的CFL)。

在框S460，可以根据标准单元的改变后的布局来重新生成互连。随着重新生成互连，可以重新生成布图数据。

图14是示出根据本发明构思的一些示例实施例的制造集成电路的方法的流程图。

标准单元库D20可以包括关于多个标准单元的信息，例如，功能信息、特性信息、布图信息等。例如，可以包括关于以下单元的信息：图3的标准单元CT、CPR和CPL，图5A的第一相邻单元CPRa，图6的填充单元CF，图7A的第一相邻单元CPRb，图7B的填充单元CFb，图8A的第二相邻单元CPLa，以及图8B的填充单元CFR和CFL。

参照图14，在框S10(图1的流程图S10)，可以执行设计集成电路的操作，并且可以生成布图数据D30。例如，可以通过使用用于设计集成电路的工具在处理器中执行这样的操作。在示例实施例中，图14的框S10可以包括图1的流程图S10和图12的流程图S10a中的至少一个流程图中的操作。

在框S20，可以执行光学邻近校正(OPC)。OPC可以指通过校正由于在用于制造集成电路的半导体工艺中包括的光刻工艺中的光特性而导致的畸变现象(诸如，折射)来形成具有期望形状的图案的操作，并且可以通过将OPC应用于布图数据D30来确定掩模上的图案。

在框S30，可以执行制造掩模的操作。例如，可以根据布图数据D30限定形成在多个层中的图案，并且可以制造用于形成多个层中的每一层的图案的至少一个掩模(或光掩模)。

在框S40，可以执行制造集成电路的操作。例如，可以通过使用在框S30制造的至少一个掩模对多个层进行图案化，来制造集成电路。框S40可以包括框S41和框S42的操作。

在框S41，可以执行FEOL工艺。FEOL工艺可以指在制造集成电路的过程中在衬底上形成各个器件(例如，晶体管、电容器、电阻器等)的工艺。例如，FEOL工艺可以包括以下操作：平坦化和清洁晶片，形成沟槽，形成阱，形成栅极线，以及形成源极和漏极等。

在框S42，可以执行BEOL工艺。BEOL工艺可以指在制造集成电路的过程中互连各个器件(例如，晶体管、电容器、电阻器等)的工艺。例如，BEOL工艺可以包括：使栅极区、源极区和漏极区硅化，添加电介质，平坦化，形成孔，添加金属层，形成通路，形成钝化层等。此后，集成电路可以被封装在半导体封装件中并且可以被用作各种应用的一部分。

图15是根据本发明构思的一些示例实施例的包括用于存储程序的存储器的计算系统1000的框图。根据本发明构思的示例实施例，可以由计算系统1000来执行作为设计集成电路的操作的图1的流程图S10和图12的流程图S10a。

计算系统1000可以包括固定式计算系统，诸如，台式计算机、工作站、服务器等，或者可以是便携式计算系统，诸如，膝上型计算机。如图15所示，计算系统1000可以包括中央处理单元(CPU)1100、输入/输出设备1200、网络接口1300、随机存取存储器(RAM)1400、只读存储器(ROM)1500和存储设备1600。CPU 1100、输入/输出设备1200、网络接口1300、RAM1400、ROM 1500和存储设备1600可以连接到总线1700，并且可以通过总线1700彼此通信。

CPU 1100可以被称为处理单元或处理器，并且可以包括能够执行任何指令集(例如，英特尔架构-32(IA-32)、64位扩展IA-32、x86-64、Power PC、Sparc、MIPS、ARM、IA-64等)的内核，诸如，微处理器、应用处理器(AP)、数字信号处理器(DSP)或图形处理单元(GPU)。例如，CPU 1100可以经由总线1700访问诸如RAM 1400或ROM 1500的存储器，并且可以执行存储在RAM 1400或ROM 1500中的指令。如图15所示，根据本发明构思的一些示例实施例，RAM1400可以存储程序1400_1或其至少一部分，并且程序1400_1可以使CPU 1100执行用于设计集成电路的一个或更多个操作。即，程序1400_1可以包括可由CPU 1100执行的多个指令，并且程序1400_1中包括的多个指令可以使CPU 1100执行根据本发明构思的示例实施例的用于设计集成电路的操作。

即使切断提供给计算系统1000的电力，存储设备1600也不会丢失存储的数据。例如，存储设备1600可以包括非易失性存储器，诸如，电可擦除可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁性随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)，并且还可以包括诸如磁带、光盘和磁盘的存储介质。此外，存储设备1600可以从计算系统1000移除。

存储设备1600可以存储程序1400_1，并且在由CPU 1100执行程序1400_1之前，来自存储设备1600的程序1400_1或其至少一部分可以加载到RAM 1400中。存储设备1600可以存储以程序语言编写的文件，并且由编译器等生成的程序1400_1或其至少一部分可以加载到RAM 1400中。

存储设备1600可以存储将要由CPU 1100处理的数据或经CPU 1100处理的数据。即，CPU 1100可以通过根据程序1400_1处理存储在存储设备1600中的数据来生成新数据，并且可以将所生成的新数据存储在存储设备1600中。例如，存储设备1600可以存储由程序1400_1处理的图1的时序分析数据D11，并且可以存储由程序1400_1生成的图14的布图数据D30。

存储设备1600可以存储数据库1600_1，并且数据库1600_1可以包括用于设计集成电路的信息。例如，数据库1600_1可以包括图9的时序模型D12、图9的LLE变化模型D13、图11A的第一查找表D13a、图11B的第二查找表D13b和图14的标准单元库D20。

输入/输出设备1200可以包括诸如键盘、指示设备等的输入设备，并且可以包括诸如显示设备、打印机等的输出设备。例如，用户可以通过输入/输出设备1200触发或使得CPU1100执行程序1400_1，并且可以检查图1的时序分析数据D11、图14的布图数据D30和/或错误消息。

网络接口1300可以提供对计算系统1000外部或之外的网络的访问。例如，网络可以包括多个计算系统和通信链接，其中，通信链接可以包括有线链接、光学链接、无线链接或任何其他类型的链接。可以通过网络接口1300将图1的时序分析数据D11和/或图14的布图数据D30提供给其他计算系统。

虽然已经参照本发明构思的实施例具体地示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。