一种集成esd结构的高压平面vdmos器件及制造方法
阅读说明：本技术 一种集成esd结构的高压平面vdmos器件及制造方法 (High-voltage plane VDMOS device integrated with ESD structure and manufacturing method ) 是由 刘秀梅 周祥瑞 刘锋 于 2021-02-04 设计创作，主要内容包括：本发明涉及一种集成ESD结构的高压平面VDMOS器件及制造方法,包括有源区、终端保护区及过渡区,过渡区包括ESD静电保护区,其包括第一导电类型漂移区、第一导电类型衬底及场氧化层,在场氧化层上设有多个串联的环形多晶硅二极管单元,环形多晶硅二极管单元包括两个背靠背设置的二极管,在靠近有源区一端的二极管的正极穿过绝缘介质层与位于其上方的源极金属欧姆接触,在靠近终端保护区一端的二极管的正极穿过绝缘介质层与位于其上方的栅极金属欧姆接触。本发明在栅极和源极间设置多个多晶硅二极管单元,多个多晶硅二极管单元以环形的形式设置在过渡区,不暂用有源区和终端保护区的面积,既不影响器件的性能,又提升了器件的ESD静电防护能力。(The invention relates to a high-voltage plane VDMOS device of an integrated ESD structure and a manufacturing method thereof, and the device comprises an active region, a terminal protection region and a transition region, wherein the transition region comprises an ESD electrostatic protection region which comprises a first conduction type drift region, a first conduction type substrate and a field oxide layer, a plurality of serially connected annular polycrystalline silicon diode units are arranged on the field oxide layer, each annular polycrystalline silicon diode unit comprises two diodes which are arranged back to back, the anode of the diode close to one end of the active region penetrates through an insulating medium layer to be in ohmic contact with a source electrode metal positioned above the diode, and the anode of the diode close to one end of the terminal protection region penetrates through the insulating medium layer to be in ohmic contact with a grid electrode metal positioned above the diode. According to the invention, the plurality of polysilicon diode units are arranged between the grid electrode and the source electrode, and are arranged in the transition region in an annular form, so that the areas of the active region and the terminal protection region are not used temporarily, the performance of the device is not influenced, and the ESD electrostatic protection capability of the device is improved.)
技术领域
本发明涉及功率半导体器件，具体地说是一种集成ESD结构的高压平面VDMOS器件及制造方法，属于功率半导体器件技术领域。
背景技术
功率MOSFET器件在封装、包装、运输、装配及使用过程中容易出现静电释放(Electro-Staticdischarge)现象，ESD静电释放可包含几百毫微焦耳能量，并产生约3000V电压，它可以损坏几乎绝大部分半导体器件和半导体集成电路。由于ESD情况在许多工作环境中都很常见，为追求更高的成品率、器件可靠性，越来越多半导体器件配备了独立的ESD保护设计。
现有工艺设计中普遍设计方法是在栅极和源极间接入不同组数的齐纳二极管，当有静电发生时，齐纳二极管组能够先于栅极氧化层被击穿，瞬间泄放电压电流，从而保护MOSFET不被损坏。
现有的带ESD保护结构的平面VDMOS的设计，有几种形式：
1)ESD保护结构设置在有源区中，但往往暂用有源区面积，严重影响器件的特征电阻，使导通电阻增大，进而增大导通损耗；
2)ESD保护结构设置在终端保护区，这样会暂用终端面积，影响器件终端的耐压特性，器件耐压性能下降，可靠性降低。
发明内容
本发明的目的是克服现有功率MOSFET器件技术中存在的不足，提供一种集成ESD结构的高压平面VDMOS器件及制造方法，在现有VDMOS器件结构的基础上，在栅极和源极间设置多个背靠背的多晶硅二极管单元，背靠背的多晶硅二极管单元以环形的形式设置在过渡区，不暂用有源区和终端保护区的面积，既不影响器件的性能，又提升了器件的ESD静电防护能力，同时提升器件的可靠性。
为实现以上技术目的，本发明的技术方案是：一种集成ESD结构的高压平面VDMOS器件，包括有源区、环绕所述有源区的终端保护区及位于所述终端保护区和所述有源区间的过渡区，其特征在于：所述过渡区包括ESD静电保护区；在所述VDMOS器件的截面上，所述ESD静电保护区包括第一导电类型漂移区、位于所述第一导电类型漂移区下方且邻接的第一导电类型衬底及位于所述第一导电类型漂移区上方的场氧化层，在所述场氧化层上设有多个环形多晶硅二极管单元，所述多个环形多晶硅二极管单元之间串联，所述环形多晶硅二极管单元包括两个背靠背设置的二极管，在靠近所述有源区一端的二极管的正极穿过绝缘介质层与位于其上方的源极金属欧姆接触，在靠近所述终端保护区一端的二极管的正极穿过绝缘介质层与位于其上方的栅极金属欧姆接触。
进一步地，所述终端保护区包括分压保护区和截止区，所述截止区位于终端保护区的外圈，所述分压保护区位于ESD静电保护与截止区之间。
进一步地，在所述VDMOS器件的截面上，所述分压保护区内包括至少一个场限环，所述场限环位于所述第一导电类型漂移区内；所述场限环上方覆盖有场氧化层，所述场氧化层上方设有浮空导电多晶硅，所述浮空导电多晶硅上方设有浮空金属，所述浮空导电多晶硅和浮空金属间通过绝缘介质层隔开。
进一步地，在所述VDMOS器件的截面上，所述截止区包括位于所述第一导电类型漂移区内的第二导电类型截止阱区、及位于所述第二导电类型截止阱区内的第一导电类型截止源区，所述第一导电类型截止源区上方设有截止环金属、截止导电多晶硅，所述截止环金属穿过绝缘介质层分别与所述第一导电类型截止源区、截止导电多晶硅欧姆接触。
进一步地，在所述VDMOS器件的截面上，所述有源区包括若干个相互并联排布的元胞单元，所述元胞单元包括位于所述第一导电类型漂移区内的第二导电类型阱区、位于所述第二导电类型阱区内的第一导电类型源区、覆盖在所述第一导电类型漂移区上的栅氧化层、覆盖在所述栅氧化层上的栅极导电多晶硅、覆盖在所述栅极导电多晶硅上的绝缘介质层，覆盖在所述绝缘介质层上的源极金属，所述源极金属穿过绝缘介质层分别与第二导电类型阱区、第一导电类型源区欧姆接触。
为了进一步实现以上技术目的，本发明还提出一种集成ESD结构的高压平面VDMOS器件的制作方法，包括如下步骤：
a、提供一半导体基板，所述半导体基板包括第一导电类型漂移区以及位于所述第一导电类型漂移区下方的第一导电类型衬底，所述第一导电类型漂移区的上表面为半导体基板的第一主面，第一导电类型衬底的下表面为半导体基板的第二主面；
b、在所述半导体基板的第一主面上淀积硬掩膜层，选择性地刻蚀所述硬掩膜层，得到图形化的第一硬掩膜窗口；
c、在所述第一硬掩膜窗口的掩蔽下，对第一主面注入第二导电类型离子，并推阱，得到位于所述第一导电类型漂移区内的多个场限环，并移除所述第一硬掩模窗口；
d、在所述半导体基板的第一主面上生长一层厚氧化层，并对厚氧化层进行刻蚀，得到位于第一主面上的场氧化层；
e、在所述场氧化层上和半导体基板的第一主面上生长氧化层和淀积导电多晶硅，并依此对氧化层和导电多晶硅进行刻蚀，得到位于元胞区的栅极导电多晶硅及位于栅极导电多晶硅下方的栅氧化层、位于过渡区的场氧化层上的导电多晶硅、位于终端保护区的场氧化层上的浮空导电多晶硅及截止导电多晶硅；
f、在所述半导体基板的第一主面001注入第二导电类型离子，并退火，得到位于有源区100和过渡区101内的第二导电类型阱区16及位于截至区102的第二导电类型截止阱区14；
g、在所述半导体基板的第一主面001选择性注入第一导电类型离子，得到位于有源区100的第二导电类型阱区16内的第一导电类型源区17及位于截至区102的第二导电类型截止阱区14内的第一导电类型截止源区15；
h、在导电多晶硅上淀积硬掩膜层，选择性地刻蚀所述硬掩膜层，得到图形化的第二硬掩膜窗口；
i、在所述第二硬掩膜窗口的掩蔽下，对导电多晶硅注入第二导电类型离子，并退火，得到位于过渡区的场氧化层上的多个环形多晶硅二极管单元，并移除所述第二硬掩模窗口；
j、在上述第一主面上淀积绝缘介质层，并对绝缘介质层进行刻蚀，得到多个金属接触孔；
k、在所述金属接触孔内和绝缘介质层上淀积金属，并对金属进行刻蚀，得到源极金属、栅极金属、浮空金属和截止环金属；
l、对半导体第二主面进行减薄，然后淀积金属，得到位于第一导电类型衬底下表面的漏极金属。
进一步地，在所述h和i中，通过对所述硬掩膜层进行选择性的掩蔽和刻蚀，在导电多晶硅层上得到用于第二导电类型离子注入的第二硬掩膜窗口，在第二硬掩膜窗口的掩蔽下，进行第二导电类型杂质离子注入，得到多个环形多晶硅二极管单元，所述环形多晶硅二极管单元包括依次连接的P导电区域、N导电区域、P导电区域，所述依次连接的P导电区域、N导电区域、P导电区域组成背靠背的二极管单元。
进一步地，所述k中，在元胞区，所述源极金属分别与第二导电类型体区、第一导电类型源区欧姆接触；在过渡区，所述源极金属与靠近有源区一端的环形多晶硅二极管单元的正极欧姆接触，所述栅极金属与靠近终端保护区一端的环形多晶硅二极管单元的正极欧姆接触；在终端保护区，所述截止环金属分别与第一导电类型截止源区、截止导电多晶硅欧姆接触。
进一步地，对于N型MOSFET器件结构，所述第一导电类型为N型导电，所述第二导电类型为P型导电，第一导电区域为N导电区域，第二导电区域为P导电区域；对于P型MOSFET器件结构，所述第一导电类型为P型导电，所述第二导电类型为N型导电，第一导电区域为P导电区域，第二导电区域为N导电区域。
与现有技术相比，本发明具有以下优点：
1)本发明ESD静电保护区以环形的形式设置在有源区和终端保护区间的过渡区，有效利用了过渡区面积，不占用终端面积也不占用有源区面积，因此不影响器件的参数性能；
2)本发明的场氧化层下方的第一导电类型漂移区内设有若干场限环，用于承担耐压，过渡区场氧化层上的多晶硅二极管单元设于栅极金属和源极金属间，不需要承担耐压，因此不影响器件的耐压性能；
3)本发明ESD静电保护区有效利用了器件过渡区的面积，其结构紧凑，与现有工艺步骤兼容，安全可靠。
附图说明
图1是本发明实施例1中的俯视结构示意图。
图2是本发明实施例1中图1的A-A’的剖视结构示意图。
图3是本发明实施例1中图2中ESD静电保护区的放大结构示意图。
图4是本发明实施例1中半导体基板的剖视结构示意图。
图5是本发明实施例1中形成第一硬掩膜窗口的剖视结构示意图。
图6是本发明实施例1中形成场限环的剖视结构示意图。
图7是本发明实施例1中形成场氧化层的剖视结构示意图。
图8是本发明实施例1中形成栅氧化层、浮空导电多晶硅、截止导电多晶硅、栅极导电多晶硅的剖视结构示意图。
图9是本发明实施例1中形成P型截止阱区、N型截止源区、P型阱区、N型源区的剖视结构示意图。
图10是本发明实施例1中形成第二硬掩膜窗口的剖视结构示意图。
图11是本发明实施例1中形成环形多晶硅二极管单元的剖视结构示意图。
图12是本发明实施例1中形成绝缘介质层的剖视结构示意图。
附图标记说明：100-有源区；101-过渡区；102-终端保护区；1-第一导电类型衬底；2-第一导电类型漂移区；3-场限环；4-场氧化层；5-环形多晶硅二极管单元；6-浮空导电多晶硅；7-绝缘介质层；8-栅极金属；9-浮空金属；10-源极金属；11-漏极金属；12-截止环金属；13-截止导电多晶硅；14-第二导电类型截止阱区；15-第一导电类型截止源区；16-第二导电类型阱区；17-第一导电类型源区；18-栅氧化层；19-栅极导电多晶硅；20-第一硬掩膜窗口；21-第二硬掩膜窗口；001-第一主面；002-第二主面；1011-ESD静电保护区。
具体实施方式
下面结合具体实施例对本发明作进一步说明。
如下实施例1中的一种集成ESD结构的高压平面VDMOS器件，以N型平面VDMOS为例，所述第一导电类型为N型，所述第二导电类型为P型,第一导电区域为N导电区域，第二导电区域为P导电区域；
如附图1和图2所示，一种集成ESD结构的高压平面VDMOS器件，包括有源区100、环绕所述有源区100的终端保护区102及位于所述终端保护区102和所述有源区100间的过渡区101，所述过渡区101包括ESD静电保护区1011，所述ESD静电保护区1011以环形的形式设置在所述过渡区101内；
在所述有源区100，在所述VDMOS器件的截面上，所述有源区100包括若干个相互并联排布的元胞单元，所述元胞单元包括位于所述N型漂移区2内的P型阱区16、位于所述P型阱区16内的N型源区17、覆盖在所述N型漂移区2上的栅氧化层18、覆盖在所述栅氧化层18上的栅极导电多晶硅19、覆盖在所述栅极导电多晶硅19上的绝缘介质层7，覆盖在所述绝缘介质层7上的源极金属10，所述源极金属10穿过绝缘介质层7分别与P型阱区16、N型源区17欧姆接触。
所述终端保护区102包括分压保护区和截止区，所述截止区位于终端保护区102的外圈，所述分压保护区位于ESD静电保护区1011与截止区之间；在所述VDMOS器件的截面上，所述分压保护区内包括至少一个场限环3，所述场限环3位于所述N型漂移区2内；所述场限环3上方覆盖有场氧化层4，所述场氧化层4上方设有浮空导电多晶硅6，所述浮空导电多晶硅6上方设有浮空金属9，所述浮空导电多晶硅6和浮空金属9间通过绝缘介质层7隔开；所述截止区包括位于所述N型漂移区2内的P型截止阱区14、及位于所述P型截止阱区14内的N型截止源区15，所述N型截止源区15上方设有截止环金属12、截止导电多晶硅13，所述截止环金属12穿过绝缘介质层7分别与所述N型截止源区15、截止导电多晶硅13欧姆接触。
在所述过渡区101，所述有源区100与ESD静电保护区1011间包括位于N型漂移区2内的P型阱区16及与所述P型阱区16欧姆接触的源极金属10；
如附图3所示，在所述过渡区101，在所述VDMOS器件的截面上，所述ESD静电保护区1011包括N型漂移区2、位于所述N型漂移区2下方且邻接的N型衬底1及位于所述N型漂移区2上方的场氧化层4，在所述场氧化层4上设有多个环形多晶硅二极管单元5，所述多个环形多晶硅二极管单元5之间串联，所述环形多晶硅二极管单元5包括两个背靠背设置的二极管，在靠近所述有源区100一端的二极管的正极穿过绝缘介质层7与位于其上方的源极金属10欧姆接触，在靠近所述终端保护区102一端的二极管的正极穿过绝缘介质层7与位于其上方的栅极金属8欧姆接触。
如上实施例1中的一种集成ESD结构的高压平面VDMOS器件的制作方法，包括如下步骤：
如附图4所示，a、提供一半导体基板，所述半导体基板包括N型漂移区2以及位于所述N型漂移区2下方的N型衬底1，所述N型漂移区2的上表面为半导体基板的第一主面001，N型衬底1的下表面为半导体基板的第二主面002；
如附图5所示，b、在所述半导体基板的第一主面001上淀积硬掩膜层，选择性地刻蚀所述硬掩膜层，得到图形化的第一硬掩膜窗口20；
如附图6所示，c、在所述第一硬掩膜窗口20的掩蔽下，对第一主面001注入P型离子，并推阱，得到位于所述N型漂移区2内的多个场限环3，并移除所述第一硬掩模窗口20；
所述图形化的第一硬掩膜窗口20用于做场限环3注入的掩蔽层；
如附图7所示，d、在所述半导体基板的第一主面001上生长一层厚氧化层，并对厚氧化层进行刻蚀，得到位于第一主面001上的场氧化层4；
如附图8所示，e、在所述场氧化层4上和半导体基板的第一主面001上生长氧化层和淀积导电多晶硅，并依此对氧化层和导电多晶硅进行刻蚀，得到位于元胞区100的栅极导电多晶硅19及位于栅极导电多晶硅19下方的栅氧化层18、位于过渡区101的场氧化层4上的导电多晶硅、位于终端保护区102的场氧化层4上的浮空导电多晶硅6及截止导电多晶硅13；
如附图9所示，f、在所述半导体基板的第一主面001注入P型离子，并退火，得到位于有源区100和过渡区101内的P型阱区16及位于截至区102的P型截止阱区14；
g、在所述半导体基板的第一主面001选择性注入N型离子，得到位于有源区100的P型阱区16内的N型源区17及位于截至区的P型截止阱区14内的N型截止源区15；
如附图10所示，h、在导电多晶硅上淀积硬掩膜层，选择性地刻蚀所述硬掩膜层，得到图形化的第二硬掩膜窗口21；
如附图11所示，i、在所述第二硬掩膜窗口21的掩蔽下，对导电多晶硅注入P型离子，并退火，得到位于过渡区101的场氧化层4上的多个环形多晶硅二极管单元5，并移除所述第二硬掩模窗口21；
本实施例1中，通过对所述硬掩膜层进行选择性的掩蔽和刻蚀，在过渡区101的导电多晶硅层上得到用于P型离子注入的第二硬掩膜窗口21，在第二硬掩膜窗口21的掩蔽下进行P型杂质离子注入，能得到2个环形多晶硅二极管单元5，所述环形多晶硅二极管单元5包括依次连接的P导电区域、N导电区域、P导电区域，所述依次连接的P导电区域、N导电区域、P导电区域组成背靠背的二极管单元；
本实施例1中包括两个背靠背的二极管单元(即两个环形多晶硅二极管单元5)；
如附图12所示，j、在上述第一主面001上淀积绝缘介质层7，并对绝缘介质层7进行刻蚀，得到多个金属接触孔；
如附图2所示，k、在所述金属接触孔内和绝缘介质层7上淀积金属，并对金属进行刻蚀，得到源极金属10、栅极金属8、浮空金属9和截止环金属12；
在元胞区100，所述源极金属10分别与P型体区16、N型源区17欧姆接触；在过渡区101，所述源极金属10与靠近有源区100一端的环形多晶硅二极管单元5的正极欧姆接触，所述栅极金属8与靠近终端保护区102一端的环形多晶硅二极管单元5的正极欧姆接触，形成了ESD静电保护区1011；在终端保护区102，所述截止环金属12分别与N型截止源区15、截止导电多晶硅13欧姆接触；
l、对半导体第二主面002进行减薄，然后淀积金属，得到位于N型衬底1下表面的漏极金属11，所述漏极金属11与N型衬底1下表面欧姆接触，完成了集成ESD结构的平面VDMOS器件的制作；
本发明可通过改变步骤i中P型离子的注入浓度改变环形多晶硅二极管单元5的ESD防护能力，或通过改变所述第二硬掩模窗口21的开窗数量，可改变环形多晶硅二极管单元5的数量，进而改变整个ESD静电保护区1011的静电防护能力。
本发明当器件耐压时，即在器件的漏极端加正向偏置电压，源极端和柵极端接地，器件的击穿位置位于有源区100内P型阱区16底部；此时，在有源区100内，N型漂移区2和有源区100内的P型阱区16构成的PN结反偏，耗尽层向N型漂移区2扩展；在过渡区101内，同样N型漂移区2和P型阱区16构成的PN结反偏，耗尽层向N型漂移区2扩展，并不影响ESD静电保护区1011，场氧化层4下方的场限环3向N型漂移区2扩展耗尽，用于承担耐压，也不影响ESD静电保护区1011；在终端保护区102内，场氧化层4下方的场限环3向N型漂移区2扩展耗尽，用于承担耐压，同样不影响ESD静电保护区1011。
本发明ESD静电保护区1011的静电防护能力大小可通过环形多晶硅二极管单元5的个数及环形多晶硅二极管单元5中P导电区域的浓度来调节；
本发明ESD静电保护区1011以环形的形式设置在有源区100和终端保护区102间的过渡区101，有效利用了过渡区101面积，不占用终端保护区102面积也不占用有源区100面积，因此不影响器件的参数性能；本发明ESD静电保护结构有效利用了器件过渡区101的面积，其结构紧凑，与现有工艺步骤兼容，安全可靠。
以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。