具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

图1是根据本发明的范例实施例所示出的存储器检查系统的示意图。请参照图1，存储器检查系统10包括主机系统11与存储器存储装置12。主机系统11用以对存储器存储装置12中的固件进行检查。例如，所述固件可包括安装于存储器存储装置12中的开机码和/或其他在存储器存储装置12运行过程中所需的固件码。例如，所述检查包括对存储器存储装置12中的所述固件的至少部分固件码进行除错、修改或调整。例如，主机系统11可包括笔记本电脑、台式电脑、平板电脑、工业用计算机或伺服器等具有运算功能的计算机系统。在一范例实施例中，主机系统11亦称为固件检查装置或存储器检查装置。

存储器存储装置12可包括U盘、存储卡、固态硬盘(Solid State Drive,SSD)或无线存储器存储装置。此外，存储器存储装置12可包括嵌入式多媒体卡(embedded MultiMedia Card,eMMC)或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置等各类型将存储器模块直接连接于主机板上的嵌入式存储装置。

在一范例实施例中，主机系统11可接收存储器存储装置12运行所述固件而产生的存储器数据101。亦即，存储器数据101可反映所述固件在存储器存储装置12上的运行结果。主机系统11可自动分析存储器数据101以对存储器存储装置12中的所述固件进行检查。

图2是根据本发明的范例实施例所示出的主机系统的概要框图。请参照图2，主机系统11包括处理器21、存储电路22及输入/输出接口23。处理器21用以负责主机系统11的整体或部分操作。例如，处理器21可包括中央处理单元(CPU)、或是其他可编程的一般用途或特殊用途的微处理器、数字信号处理器(Digital Signal Processor,DSP)、可编程控制器、专用集成电路(Application Specific Integrated Circuits,ASIC)、可编程逻辑器件(Programmable Logic Device,PLD)或其他类似装置或这些装置的组合。

存储电路22连接至处理器21并用以存储数据。例如，存储电路22可包括传统硬盘(Hard Disk Drive,HDD)和/或固态硬盘。输入/输出接口23连接至处理器21并用以接收或发送信号。例如，输入/输出接口23可包括鼠标、键盘、触控板、屏幕、扬声器、麦克风、网络接口卡和/或通用串行总线(Universal Serial Bus,USB)等各式连接接口。

在一范例实施例中，存储电路22中存储有检错文件201、存储器数据202、除错程序203及应用程序接口204。检错文件201包含与图1的存储器存储装置12中的固件有关的除错信息。存储器数据202可根据图1的存储器数据101而存储于存储电路22中。处理器21可将检错文件201与存储器数据202载入至除错程序203。在载入检错文件201与存储器数据202后，处理器21可运行除错程序203以自动分析存储器数据202。然后，处理器21可通过应用程序接口204呈现存储器数据202的分析结果。根据此分析结果，处理器21可自动或者由除错人员辅助对存储器存储装置12中的固件的状态进行检查(例如除错)。

在一范例实施例中，处理器21可根据一个来源程序码产生检错文件201。此来源程序码带有描述信息。例如，此描述信息可用以对来源程序码中的至少部分程序码的宣告、定义或功能进行描述。须注意的是，检错文件201可带有与此来源程序码中的所述描述信息有关的符号(symbol)信息。

图3是根据本发明的范例实施例所示出的根据来源程序码产生检错文件的示意图。请参照图3，在一范例实施例中，处理器21包括编译器(compiler)31。编译器31可用以处理(例如编译)来源程序码32以产生检错文件33。检错文件32可相同或相似于图2的检错文件201。须注意的是，来源程序码32携带有描述信息321。描述信息321可用以对来源程序码32中的至少部分程序码的宣告、定义或功能进行描述。

在一范例实施例中，检错文件33包括执行文件331与附加文件332。执行文件331与附加文件332皆是由编译器31对来源程序码32进行处理而产生。执行文件331是以机器语言(或组合语言)呈现的文件并可视为通过编译来源程序码32而产生的主程序。附加文件332用以携带与描述信息321有关的符号信息。特别是，附加文件332不以机器语言(或组合语言)呈现。在一范例实施例中，附加文件332可视为来源程序码32以及以机器语言(或组合语言)呈现的执行文件331之间的描述文件。在一范例实施例中，附加文件332所携带的符号信息可用以将描述信息321关联(或映射)至图1的存储器存储装置12的固件中的特定符号。

图4是根据本发明的范例实施例所示出的描述信息的示意图。请参照图4，描述信息401可包含于图3的描述信息321中。描述信息401可用以对图3的来源程序码32中的至少部分程序码的宣告、定义或功能进行描述。

在一范例实施例中，图1的存储器数据101是由连接至存储器存储装置12的一个模拟电路对存储器存储装置12中的至少一存储器模块进行读取而获得。例如，所述至少一存储器模块可包括易失性存储器模块和/或非易失性存储器模块。例如，所述易失性存储器模块可包括动态随机存取存储器(Dynamic Random Access Memory,DRAM)模块和/或静态随机存取存储器(Static Random Access Memory,SRAM)，而所述非易失性存储器模块可包括快闪存储器模块。此外，所述模拟电路可不设置于主机系统11中。

在一范例实施例中，所述模拟电路可包括线上仿真器(In-Circuit Emulator,ICE)。此线上仿真器可连接至安装有存储器存储装置12的主机板。在存储器存储装置12执行其内部的固件后，此线上仿真器可通过此主机板的通信接口从存储器存储装置12中的所述至少一存储器模块中读取存储器数据101。所读取的存储器数据101可被携带或传送至主机系统11进行分析。在一范例实施例中，主机系统11还可以通过其他类型的读取装置或由主机系统11自身从存储器存储装置12读取存储器数据101，本发明不加以限制。

图5是根据本发明的范例实施例所示出的存储器检查操作的示意图。请参照图5，在将检错文件201(例如图3的执行文件331与附加文件332)与存储器数据202载入至除错程序203后，除错程序203可根据检错文件201中与图1的存储器存储装置12中的固件有关的除错信息来对存储器数据202进行分析并产生分析结果501。分析结果501可通过应用程序接口204呈现，例如呈现于图1的主机系统11的显示器。

在一范例实施例中，分析结果501可通过检错文件201所携带的符号信息的辅助而反映所述固件的状态(例如所述固件中可能存在的异常)。例如，在运行除错程序203后，除错程序203可将所述固件中的一或多个固件码所对应的符号与检错文件201中的符号信息进行关联(或映射)。根据此关联结果(或映射结果)，原先记载于图3的描述信息321中相关联的描述(例如与某一程序码有关的宣告、定义或功能描述)可被呈现于应用程序接口204中。

在一范例实施例中，当除错程序203侦测到对应于存储器存储装置12中的某一固件码的异常事件时，除错程序203可将此异常事件(或发生异常的固件码或存储器位置)以及相关联的描述信息同时呈现于应用程序接口204中。特别是，类似于原始程序码中的描述信息(例如图3的描述信息321)，应用程序接口204中呈现的描述信息是以人类可读的方式呈现，从而有助于除错人员针对所述异常事件进行错误锁定与排除。

在一范例实施例中，除错程序203可通过应用程序接口204接收使用者下达的调整指令502。此调整指令502可通过图2的输入/输出接口23输入至应用程序接口204。除错程序203可根据调整指令502来更新所述固件中的至少部分固件码。例如，除错人员可根据应用程序接口204所呈现的异常事件来下达调整指令502。除错程序203可根据调整指令502来对图1的存储器存储装置12中与此异常事件有关的固件码进行更新，以尝试排除此异常事件。

图6是根据本发明的一范例实施例所示出的存储器存储装置的概要框图。请参照图6，存储器存储装置62可相同或相似于图1的存储器存储装置12。在一范例实施例中，存储器存储装置62包括连接接口单元621、存储器控制电路单元622、可复写式非易失性存储器模块623及易失性存储器模块624。

在一范例实施例中，连接接口单元621是相容于串行高级技术附件(SerialAdvanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元621亦可以是符合并行高级技术附件(Parallel Advanced TechnologyAttachment,PATA)标准、电气和电子工程师协会(Institute of Electrical andElectronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral ComponentInterconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(UltraHigh Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元621可与存储器控制电路单元622封装在一个芯片中，或者连接接口单元621是布设于一包含存储器控制电路单元622的芯片外。

存储器控制电路单元622用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统的指令在可复写式非易失性存储器模块623中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块623连接至存储器控制电路单元622并且用以存储数据。可复写式非易失性存储器模块623可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell，QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块623中的每一个存储单元是以电压(以下亦称为阈值电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的阈值电压。此改变存储单元的阈值电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着阈值电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。

易失性存储器模块624连接至存储器控制电路单元622并且用以暂时性地存储数据。例如，易失性存储器模块624可包括DRAM模块和/或SRAM模块。

在一范例实施例中，存储器控制电路单元622可将包含开机码的固件码存储于可复写式非易失性存储器模块623。当存储器存储装置62处于开机或其他工作状态时，相应的固件码可被读取到易失性存储器模块624中执行。此外，执行所述固件码而产生的暂态数据也会暂存于易失性存储器模块624中。在一范例实施例中，图1的存储器数据101即包含此暂态数据。在一范例实施例中，通过将图2的检错文件201中的信息与此暂态数据进行比对等分析处理，相应的异常事件即可被侦测并呈现于图2的应用程序接口204。

图7是根据本发明的一范例实施例所示出的存储器检查方法的流程图。请参照图7，在步骤S701中，根据来源程序码产生检错文件。所述检错文件带有与所述来源程序码中的描述信息有关的符号信息。在步骤S702中，接收存储器存储装置运行固件而产生的存储器数据。在步骤S703中，载入所述检错文件以自动分析所述存储器数据。在步骤S704中，通过应用程序接口呈现分析结果，其中所述分析结果通过所述符号信息的辅助而反映所述固件的状态。

然而，图7中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图7中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图7的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，检错文件可根据来源程序码产生。特别是，所述检错文件可带有与所述来源程序码中的描述信息有关的符号信息。在接收存储器存储装置运行固件而产生的存储器数据后，所述检错文件可被执行以自动分析所述存储器数据。接着，分析结果可通过应用程序接口呈现，以通过所述符号信息的辅助而反映所述固件的状态。藉此，可提高对存储器存储装置执行存储器检查的工作效率。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。