具体实施方式

下面开始阐述某些细节，以提供对本公开的实施例的充分理解。然而，本领域技术人员将清楚本公开的实施例可以在没有这些特定细节的情况下实施。此外，本文描述的本公开的特定实施例是通过实例的方式提供的，并且不应该用于将本公开的范围限制在这些特定的实施例。在其它情况下，未详细示出众所周知的电路、控制信号、定时协议及软件操作以避免不必要地使本公开含糊不清。

此公开中描述的一些材料包含半导体器件的电路系统，该电路系统包含配置为在测试操作期间压缩输出数据的压缩电路系统。例如，在测试操作期间，可以将数据写入存储器单元阵列，并且然后可以被读取出来以验证读取数据与写入数据是否匹配。读取数据和写入数据之间的不匹配可以指示存储器单元阵列的相应单元中的缺陷。半导体器件可以包含列平面压缩电路系统，该列平面压缩电路系统配置为在列平面读取数据位之间执行逻辑比较或者在列平面读取数据位和期望数据之间执行逻辑比较以检测错误。期望数据可以是外部提供的(例如，经由测试器)或者可以是内部存储在寄存器中。基于比较，列平面压缩电路系统可以对提供列平面数据中的错误的位置的指示的列平面误码进行编码。列平面误码可以指示列平面数据中是否没有错误、哪个列平面有错误、几个列平面上是否有错误、错误模式等。列平面误码可以经由半导体器件的一或多个输入/输出数据端子提供给测试器。在一些实例中，列平面误码可以经由一或多个专用于测试操作期间的半导体器件的测试输入/输出数据端子提供给测试器。与提供所有列平面错误数据的单位通过/失败旗标的测试电路系统相比，提供提供关于检测到的错误的信息的列平面误码可以提高确定错误原因的能力。

图1是根据本公开的实施例的半导体器件100的示意性框图。例如，半导体器件100可以包含芯片135和ZQ电阻器(RZQ)155。芯片135可以包含时钟输入电路105、内部时钟发生器107、定时发生器109、地址命令输入电路115、地址解码器120、命令解码器125、模式寄存器数据掩码发生器126、多个行解码器130、包含读出放大器150和传输门195的存储器单元阵列145、多个列解码器140、多个读取/写入放大器165、输入/输出(I/O)电路170、列平面压缩电路172、ZQ电阻器(RZQ)155、ZQ校准电路175和电压发生器190。半导体器件100可以包含多个外部端子，该外部端子包含耦合到命令/地址总线110、时钟端子CK和/CK、数据端子DQ、DQS和DM、电源端子VDD、VSS、VDDQ和VSSQ以及校准端子ZQ的地址和命令端子。芯片135可以安装在基板上，例如存储器模块基板、母板等。

存储器单元阵列145包含多个库BANK0-N，每个库BANK0-N包含多条字线WL、多条位线BL以及布置在多条字线WL和多条位线BL的交叉点处的多个存储器单元MC。库BANK0-N的数量可以包含2、4、8、16或任何其它库的数量。库BANK0-N中的每一个可以被分成两个或更多个存储器平面(例如，列平面)。在一些实例中，库BANK0-N中的每一个可以包含2、4、8、16、32等的列平面。每一个库的字线WL的选择由对应的行解码器130执行，并且位线BL的选择由对应的列解码器140执行。多个读出放大器150定位用于它们对应的位线BL，并且经由用作开关的传输门TG 195耦合到至少一个相应的本地I/O线，该本地I/O线进一步耦合到至少两个主I/O线对中的相应一个。

地址/命令输入电路115可以经由命令/地址总线110在命令/地址端子处从外部接收地址信号和库地址信号，并且将地址信号和库地址信号发送到地址解码器120。地址解码器120可以对从地址/命令输入电路115接收到的地址信号进行解码，并且向行解码器130提供行地址信号XADD，以及向列解码器140提供列地址信号YADD。地址解码器120还可以接收库地址信号，并且将库地址信号BADD提供给行解码器130和列解码器140。

地址/命令输入电路115可以经由命令/地址总线110在命令/地址端子处从外部(例如存储器控制器105)接收命令信号并且将命令信号提供给命令解码器125。命令解码器125可以对命令信号进行解码，并且提供各种内部命令信号。例如，内部命令信号可以包含选择字线的行命令信号、选择位线的列命令信号(诸如读取命令或写入命令)、可以使得模式寄存器设置在存储在模式寄存器数据掩码生成器126处的模式寄存器设置命令MRS、以及可以激活ZQ校准电路175的ZQ校准命令ZQ_com。

因此，当发出读取命令并且读取命令及时提供给行地址和列地址时，从存储器单元阵列145中的由行地址和列地址指定的存储器单元读取读取数据。读取/写入放大器165可以接收读取数据DQ并且将读取数据DQ提供给IO电路170。IO电路170可以将读取数据DQ，以及在DQS的数据选通信号和/或在DM的数据掩码信号经由数据端子DQ提供给外部。类似地，当发出写入命令并且行地址和列地址被及时提供写入命令时，并且然后输入/输出电路170可以在数据端子DQ处接收写入数据，以及在DQS处接收数据选通信号和/或在DM处接收数据掩码信号，并且经由读取/写入放大器165向存储器单元阵列145提供写入数据。因此，可以将写入数据写入由行地址和列地址指定的存储器单元中。

在一些实例中，IO电路系统170可以包含配置为在测试操作期间压缩输出数据的列平面压缩电路172。例如，在测试操作期间，可以将数据写入存储器单元阵列145，并且然后可以再被读取出来以验证读取数据与写入数据是否匹配。读取数据和写入数据之间的不匹配可以指示存储器单元阵列145的相应单元中的缺陷。为了检测错误，列平面压缩电路172可以配置为在从存储器单元阵列145读取的列平面读取数据的位之间执行逻辑比较，或者在从存储器单元阵列145读取的列平面读取数据位和期望数据之间执行逻辑比较。期望数据可以是外部提供的(例如，经由测试器)或者可以是内部存储在寄存器中。基于比较，列平面压缩电路172可以对提供列平面数据中的错误的位置的指示的列平面误码进行编码。列平面误码可以指示列平面数据中是否没有错误、哪个列平面有错误、几个列平面上是否有错误、错误模式等。列平面压缩电路172和/或IO电路170可以向一或多个数据端子DQ提供列平面误码，以供测试者访问。在一些实例中，列平面压缩电路172和/或IO电路170可以向半导体器件100的专用于测试操作期间的一或多个测试输入/输出数据端子TDQ提供列平面误码。与提供所有列平面错误数据的单位通过/失败旗标并且涉及执行几个单独的列平面读取操作以确定哪个(哪些)列平面失败的测试电路系统相比，提供提供关于检测到的错误的信息的列平面误码可以提高确定错误原因的能力。

转到包含在半导体器件100中的外部端子的说明，时钟端子CK和/CK可以分别接收外部时钟信号和互补的外部时钟信号。可以将外部时钟信号(包含互补的外部时钟信号)提供给时钟输入电路105。时钟输入电路105可以接收外部时钟信号并且产生内部时钟信号ICLK。时钟输入电路105可以将内部时钟信号ICLK提供给内部时钟发生器107。内部时钟发生器107基于从地址/命令输入电路115接收的内部时钟信号ICLK和时钟使能信号CKE可以生成相位受控的内部时钟信号LCLK。虽然不限于此，但是可以使用DLL电路作为内部时钟发生器107。内部时钟发生器107可以向IO电路170和定时发生器109提供相位受控的内部时钟信号LCLK。IO电路170可以使用相位控制器内部时钟信号LCLK作为定时信号来确定读取数据的输出定时。定时发生器109可以接收内部时钟信号ICLK并且产生各种内部时钟信号。

电源端子可以接收电源电压VDD和VSS。可以将这些电源电压VDD和VSS提供给电压发生器电路190。电压发生器电路190可以基于电源电压VDD和VSS产生各种内部电压：VPP、VOD、VARY、VPERI等。内部电压VPP主要用于行解码器130，内部电压VOD和VARY主要用于包含在存储器单元阵列145中的读出放大器150，并且内部电压VPERI用于许多其它电路块。电源端子还可以接收电源电压VDDQ和VSSQ。IO电路170可以接收电源电压VDDQ和VSSQ。例如，电源电压VDDQ和VSSQ可以是与电源电压VDD和VSS分别相同的电压。然而，专用电源电压VDDQ和VSSQ可以用于IO电路170和ZQ校准电路175。

半导体存储器件100的校准端子ZQ可以耦合到ZQ校准电路175。ZQ校准电路175可以参考ZQ电阻器(RZQ)155的阻抗来执行校准操作。在一些实例中，ZQ电阻器(RZQ)155可以安装在耦合到校准端子ZQ的基板上。例如，ZQ电阻器(RZQ)155可以耦合到电源电压(VDDQ)。通过校准操作获得的阻抗码ZQCODE可以提供给IO电路170，并且因此包含在IO电路170中的输出缓冲器(未示出)的阻抗被指定。

图2是根据本公开的实施例的IO电路270的一部分的示意性框图。例如，IO电路270可以包含列平面压缩电路272、串行器电路274和数据端子DQ 276。图1的半导体器件100可以实现IO电路270的一部分。

列平面压缩电路272可以配置为接收列平面数据CP0-CPN和ECC位。在一些实例中，CP0-CPN和ECC数据可以包含每一个列平面的多位数据。在一些实例中，可以在没有ECC平面的情况下实现半导体器件。因此，尽管前面的描述预期将ECC数据包括在列平面数据CP0-CPN中，但是应该理解，列平面压缩电路272仅接收列平面数据CP0-CPN的实现在本公开的范围内。例如，对于列平面0，CP0可以包含多个位(例如，4、8、16等)；对于列平面1，CP1可以包含多个位(例如，4、8、16等)等。因此，在特定的非限制性实例中，如果列平面和ECC电路中的每一个提供相应8位数据，并且CP0-CPN中有16个列平面，则CP0-CPN和ECC数据可以包含136位数据。

列平面压缩电路272可以包含比较电路222和编码器电路224。比较电路222可以配置为执行CP0-CPN和ECC数据的比较以检测错误。比较电路222可以通过检测CP0-CPN和错误校正码(ECC)数据的哪些位不同于期望值来确定CP0-CPN和ECC数据是否包含错误，并且为列平面和ECC平面中的每一个提供相应CP0-CPN和ECC通过/失败旗标(例如，位)。在一些实例中，该期望值可以基于CP0-CPN和ECC数据的大多数位的逻辑值来确定。在其它实例中，期望值可以由测试器提供给比较电路222和/或可以内部存储或提供。比较电路222基于检测到的错误可以为每一个列平面和ECC设置CP0-CPN和ECC通过/失败旗标。

编码器电路224可以接收CP0-CPN和/或ECC通过/失败旗标，并且可以基于CP0-CPN和ECC通过/失败旗标的值来对CP误码(例如，CP ERR0-CP ERRM)进行编码。具有M+1位的CP误码(例如，CP ERR0-CP ERRM)包含比列平面和ECC(例如，N+2)的计数更少的位。CP误码的编码值可以指示没有列平面失败、单个列平面失败、多个列平面失败的模式或者其任意组合。例如，在单个CP或ECC失败的情况下，编码器电路224可以用识别特定列平面或ECC的值来对CP误码进行编码。在多于一个列平面失败的实例中，编码器电路224可以对指示多个列平面失败的值进行编码。在一些实例中，多个列平面的失败可能在半导体器件内具有指示失败模式(例如，共享公共控制信号/线等)的一些逻辑关系，并且同样地，编码器电路224可以对CP误码进行编码为指示失败模式的值。编码器电路224可以向串行器电路274提供CP误码。

在一些实例中，串行器电路274可以并行接收CP误码位(例如，CP ERR0-CP ERRM)，并且可以将CP误码串行化以提供给数据端子DQ 276。在其它实例中，可以并行地向多个数据端子DQ 276提供要并行输出的CP误码的位。在一些实例中，除了向数据端子DQ 276提供CP误码之外或者作为其替代，CP误码可以被内部存储和/或使用。

在操作中，列平面压缩电路272可以配置为在测试操作期间压缩CP0-CPN数据。例如，在测试操作期间，可以将数据写入该存储器单元阵列，并且然后可以再被读取出来以验证读取数据与写入数据是否匹配。在一些实例中，读取数据和写入数据之间的不匹配可以用于指示存储器单元阵列的相应单元中的缺陷(例如，当不匹配是意外或者非预期的结果时)。在一些实例中，不匹配可以指示半导体器件内各种其它功能和逻辑的正确操作(例如，当不匹配是期望或预期结果时)。列平面压缩电路272可以配置为在从存储器单元阵列读取的CP0-CPN和ECC数据的位之间执行逻辑比较，以检测错误，并且对CP误码进行编码以提供列平面数据中错误位置的指示。

比较电路222可以通过确定CP0-CPN和ECC数据的位不同于期望值来确定CP0-CPN和ECC数据是否包含错误。当检测到一个位具有不同于期望值的值时，比较电路222可以配置为设置与包含意外数据的列平面或ECC平面相关联的相应CP0-CPN和ECC通过/失败旗标(例如，位)之一。在一些实例中，可以基于位之间的逻辑逐位比较来检测错误。在一些实例中，期望值可以基于CP0-CPN和ECC数据的大多数位的逻辑值来确定。因此，如果两个位未通过逻辑逐位比较(例如，XOR或NAND逐位比较)，则被认为失败的位可以是基于两个位中的哪一个具有与CP0-CPN和ECC数据的所选组或者所有位的大多数共同的逻辑值。在其它实例中，期望值可以从外部提供给比较电路222(例如，经由测试器)，和/或可以从内部设置或存储。

编码器电路224可以接收CP0-CPN和ECC通过/失败旗标，并且可以基于CP0-CPN和ECC通过/失败旗标的值来对CP误码进行编码。在一些实例中，编码器电路224包含确定CP误码的编码值的逻辑。在其它实例中，基于CP0-CPN和ECC通过/失败旗标，编码器电路224可以在表格中查找编码值。CP误码的编码值可以指示没有列平面或ECC失败、单个列平面失败、多个列平面失败的模式或者其任意组合。例如，在单个CP或ECC失败的情况下，编码器电路224可以用识别特定列平面或ECC的值来对CP误码进行编码。在多于一个列平面失败的实例中，编码器电路224可以对指示多个列平面失败的值进行编码。在一些实例中，多个列平面的失败可能在半导体器件内具有指示失败模式(例如，共享公共控制信号/线等)的一些逻辑关系，并且同样地，编码器电路224可以对CP误码进行编码为指示失败模式的值。编码器电路224可以向串行器电路274提供CP误码。

根据本公开的实施例，图4A至C包含编码器电路224对CP误码的示例性编码的表格400、401和402。图4A至4C中提供的实例旨在涵盖一个特定的实现。应该理解，CP误码的编码可以应用于具有更多或更少的列平面、具有或不具有ECC平面、具有更多或更少的CP误码位等的不同实现、或其任意组合，而不脱离本公开的范围。图4A中的表格400描绘了包含8个列平面和一个ECC平面的半导体器件的示例性CP误码编码。表格400的实现包含总共16个不同编码选项的四位。在包含八个列平面和一个ECC平面的半导体器件的实例中，将使用十个代码(例如，没有错误，每个单独的列平面一个代码，以及ECC的一个代码)，并且六个代码将保持可用于对其它失败模式进行编码，诸如多列平面失败、多列平面失败模式、ECC和列平面失败的组合等，或其任意组合。

图4B中的表格401描绘了包含16个列平面和一个ECC的半导体器件的示例性CP误码编码。表格401的实现包含总共32个不同编码选项的五位。在包含16个列平面和一个ECC的半导体器件的实例中，将使用18个代码(例如，没有错误，每个单独的列平面一个代码，以及ECC的一个代码)，并且14个代码将保持可用于对其它失败模式进行编码，诸如多列平面失败、多列平面失败模式、ECC和列平面失败的组合等，或其任意组合。

图4C中的表格402描绘了包含8个列平面和一个ECC的半导体器件的示例性多列平面CP误码编码。假设前十个代码(例如，b0000至b1010)被分配给无错误、八个列平面和ECC(例如，如图4A的表格400中所示)，第十一个代码(例如，b1011)可以指示列平面0和1两者的失败，第十二个代码可以指示列平面2和3两者的失败等。

应该注意，图4A至4C的表格400、401和402中提供的编码实例是示例性的。在不脱离本公开的范围的情况下，可以实现不同的编码。此外，比所描述的更多或更少的位可以被包含在CP误码中，以允许更多或更少的编码选项。

回到图2，在一些实例中，串行器电路274可以并行接收CP误码位(例如，CP ERR0-CP ERRM)，并且可以将CP误码串行化以提供给数据端子DQ 276。图3包含根据本公开的实施例的CP误码的串行发送的示例性时序图300。在时间T0，半导体器件接收激活命令ACT，以使半导体器件准备进行读取操作。在时间T1和T2，半导体器件分别接收连续的第一读取命令RD0和第二读取命令RD1。在读取等待时间RL延迟之后的时间T3，IO电路270(例如，或图1的IO电路170)开始在串行器电路274处串行发送与第一读取命令RD0相关联的第一CP误码。串行化的第一CP误码可以由串行器电路274生成。紧接着在时间T4发送第一CP误码的最后一位，IO电路270开始在串行器电路274串行发送与第二读取命令RD1相关联的第二CP误码。串行化的第二CP误码可以由串行器电路274生成。

在其它实例中，可以经由多个数据端子DQ 276并行或者部分并行地发送CP误码的位。与提供所有列平面错误数据的单位通过/失败旗标并且涉及执行几个单独的列平面读取操作以确定哪个(哪些)列平面失败的测试电路系统相比，提供提供关于检测到的错误的信息的列平面误码可以提高确定错误原因的能力。

图5是根据本公开的实施例的生成列平面误码的示例性方法500的流程图。方法500可以由图1的IO电路170和/或图2的IO电路270来执行。

方法500可以包含在存储器器件的压缩电路的测试操作期间，接收多个列平面读取数据位，每个列平面读取数据位与存储器器件的存储器单元阵列的相应列平面相关联(在510处)。压缩电路可以包含在图1的列平面压缩电路172和/或图2的比较电路222中。在一些实例中，多个列平面读取数据位可以包含图2的CP0-CPN和ECC数据。在一些实例中，方法500可以包含在测试操作期间，在接收多个列平面读取数据位之前，将期望数据写入半导体器件的存储器单元阵列。

方法500可以进一步包含检测多个列平面读取数据位的位的值是否不同于期望值(在520处)。检测可以由图2的比较电路222来执行。在一些实例中，比较电路222可以基于从存储器单元阵列接收的多个列平面读取数据位的位与期望值之间的比较以及基于存储器单元阵列的与该位相关联的相应列平面来提供错误数据。错误数据可以包含图2的CP0-CPN和ECC通过/失败旗标。在一些实例中，方法500可以包含从测试器接收位的期望值。在一些实例中，方法500可以包含基于多个列平面读取数据位之间的逻辑逐位比较来确定期望值。在一些实例中，逻辑逐位比较可以包含多个列平面读取数据位的至少两个位之间的逐位XOR、比较、逐位NAND比较或者其组合。在一些实例中，方法500可以包含基于多个列平面读取数据位的组的一半以上是否具有第一逻辑值或第二逻辑值，来选择第一逻辑值或第二逻辑值中的一个作为期望值。

方法500可以进一步包含基于检测多个列平面读取数据位的位的值是否具有不同于期望值的值并且基于与位相关联的相应列平面对列平面误码进行编码(在530处)。编码可以由图2的编码器电路224来执行。列平面误码可以包含图2的CP误码(例如，CP ERR0-CPERRM)。在一些实例中，可以基于图4A至4C的表格400、401和/或402来执行编码。在不脱离本公开的范围的情况下，可以实现其它编码方案。在一些实例中，方法500可以包含当位与第一列平面相关联时，响应于多个列平面读取数据位的位的值不同于期望值，用第一值对列平面误码进行编码，以及当位与第二列平面相关联时，响应于多个列平面读取数据位的位的值不同于期望值，用第二值对列平面误码进行编码。

在一些实例中，方法500可以包含响应于多个列平面读取数据位的位的值不同于期望值：当多个列平面读取数据位的所有其它位与期望值匹配时，基于与位相关联的相应列平面，用第一值对列平面误码进行编码，以及当第二位与与位不同的相应列平面相关联时，响应于多个列平面读取数据位的第二位的值不同于期望值，用第二值对列平面误码进行编码。

方法500可以进一步包含在半导体器件处存储列平面误码(在540处)。在一些实例中，方法500可以进一步包含向半导体器件的输出和/或半导体器件的内部逻辑(例如，纠错电路系统、行或列替换逻辑等)提供列平面误码。半导体器件的输出可以包含一或多个图1的数据端子DQ或测试数据端子TDQ和/或图2的数据端子DQ 276。在一些实例中，半导体器件的输出是测试数据端子或数据端子。在一些实施例中，方法500可以包含将列平面误码的位串行化，以提供给半导体器件的输出，用于半导体器件的内部逻辑或其任意组合。在一些实例中，列平面误码的位的串行化可以由图2的串行器电路274来执行。

尽管详细描述描述了某些优选实施例和实例，但是本领域技术人员将理解，本公开的范围超出了具体公开的实施例，延伸到其它可替代实施例和/或实施例的使用以及其明显的修改和等同物。此外，在本公开范围内的其它修改对于本领域技术人员来说是显而易见的。还可以设想，可以对实施例的特定特征和方面进行各种组合或子组合，并且各种组合或子组合仍然落入本公开的范围内。应该理解，所公开的实施例的各种特征和方面可以相互组合或替代，以便形成所公开的实施例的不同模式。因此，上述特定公开的实施例不应当限制本公开的至少一些的范围。