具体实施方式

为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的一种EFUSE阵列结构及其编程方法和读方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

如图3所示，本实施例提供了一种EFUSE阵列结构，所述EFUSE阵列结构包括列译码电路和行译码电路、以及多个按阵列方式排列的存储单元；每个所述存储单元包括EFUSE、编程晶体管和读晶体管；所述EFUSE的一端与编程电源线SL连接，另一端分别与所述编程晶体管的源极和漏极中的一极，以及所述读晶体管的源极和漏极中的一极连接；所述编程晶体管的栅极与编程字线PGM_WL连接；所述读晶体管的栅极与读字线RD_WL连接，所述读晶体管的源极和漏极中的另一极与位线BL连接；所述编程电源线SL与所述列译码电路的一个输出端连接；所述编程字线PGM_WL和所述读字线RD_WL分别与所述行译码电路的一个输出端连接；所述位线BL与灵敏放大器的一个输入端连接，所述灵敏放大器的另一输入端与参考电路连接；每一列上的各所述EFUSE共用一条编程电源线SL；每一行上的各所述编程晶体管共用一条编程字线PGM_WL；每一行上的各所述读晶体管共用一条读字线RD_WL；每一列上的各所述读晶体管共用一条位线BL；所述列译码电路根据预设的列地址Col add、预设的编程信号PGM和预设的读信号READ，将选中的编程电源线SL设置为高电平，将未选中的编程电源线SL设置为低电平；所述行译码电路根据预设的行地址Row add、所述编程信号PGM和所述预设的读信号READ，将选中的编程字线PGM_WL设置为高电平，将未选中的编程字线PGM_WL设置为低电平，将选中的读字线RD_WL设置为高电平，将未选中的读字线RD_WL设置为低电平。其中，选中是指存储单元用于存储信息，未选中是指存储单元保持初始状态。

本实施例提供的一种EFUSE阵列结构是小面积的可将写入路径和读取路径分离的阵列结构，以此来降低读模式下的非读取存储单元的漏电，同时还可以降低读取位线的寄生电容，从而获得更低的读功耗以及更快的读取速度，同时又因为写入路径和读取路径的分离还可以显著降低周边电路的复杂度，从而节省整个芯片的功耗浪费。

可选的，如图3所示，所述编程晶体管和所述读晶体管均为NMOS晶体管。相同尺寸的NMOS晶体管比PMOS晶体管的导通电流大，使用NMOS晶体管可以减小所述EFUSE阵列结构的面积。

可选的，如图3所示，所述列译码电路包括多个列译码模块，每个所述列译码模块用于控制一条所述编程电源线SL；每个所述列译码模块包括列译码器、熔丝电源开关FS SW和第一接地开关(第一接地开关是图3中与编程电源线SL<N-1：0>相连的GND SW)，所述列译码器包括多个输入端和一个输出端，所述熔丝电源开关FS SW包括两个输入端和一个输出端，所述第一接地开关包括两个输入端和一个输出端；所述列译码器的多个输入端分别用于输入熔丝电源、所述预设的列地址Col add和所述编程信号PGM，所述列译码的输出端连接所述熔丝电源开关FS SW的一个输入端和所述第一接地开关的一个输入端；所述熔丝电源开关FS SW的另一个输入端用于输入所述熔丝电源，所述熔丝电源开关FS SW的输出端与所述第一接地开关的输出端相连后与一条所述编程电源线SL连接。

本实施例提供的列译码电路可以根据编程信号PGM的变化，控制编程电源线SL的输出变化，从而完成EFUSE阵列结构的编程操作和读操作，并且可以实现编程电源线SL方向上的双向开关控制，从而完成EFUSE存储阵列的单比特编程操作和读操作。

可选的，如图3所示，所述行译码电路包括多个行译码模块，每个所述行译码模块用于控制一条所述编程字线PGM_WL和一条所述读字线RD_WL；每个所述行译码模块包括行译码器、读字线开关RD_WL SW、第二接地开关(第二接地开关是图3中与读字线RD_WL<M-1：0>相连的GND SW)、编程字线开关PGM_WL SW和第三接地开关(第三接地开关是图3中与编程字线PGM_WL<M-1：0>相连的GND SW)，所述行译码器包括多个输入端和两个输出端，所述读字线开关RD_WL SW包括两个输入端和一个输出端，所述第二接地开关包括两个输入端和一个输出端，所述编程字线开关PGM_WL SW包括两个入出端和一个输出端，所述第三接地开关包括两个输入端和一个输出端；

所述行译码器用于输入行地址Row add、所述编程信号PGM和所述读信号READ，所述行译码器的一个输出端分别连接所述读字线开关RD_WL SW的一个输入端和所述第二接地开关的一个输入端，所述行译码器的另一个输出端分别连接所述编程字线开关PGM_WLSW的一个输入端和所述第三接地开关的一个输入端；所述读字线开关RD_WL SW的另一输入端与VDD连接，所述第二接地开关的另一输入端与地线连接，所述读字线开关RD_WL SW的输出端与所述第二接地开关的输出端相连后与一条所述读字线RD_WL连接；所述编程字线开关PGM_WL SW的另一输入端与VDDQ连接，所述第三接地开关的另一输入端与地线连接，所述编程字线开关PGM_WL SW的输出端与所述第三接地开关的输出端相连后与一条所述编程字线PGM_WL连接。其中，VDD是指器件的工作电压；VDDQ是指需要经过滤波的电源，稳定度要求比VDD的高。

本实施例提供的行译码电路可以根据编程信号PGM和读信号READ的变化，控制编程字线PGM_WL和读字线RD_WL的输出变化，从而完成EFUSE阵列结构的编程操作和读操作。

可选的，如图3所示，各所述灵敏放大器的另一输入端共用一个所述参考电路。这样设计可以进一步减小EFUSE阵列结构的面积。每组灵敏放大电路共用一个参考EFUSE(图3中的Ref_Res)，与参考EFUSE连接的NMOS的结构与读晶体管的结构相同，参考EFUSE的电阻阻值介于低阻态和高阻态之间，如果熔丝电阻之前未被编程，读取端点BL会出现低阻抗状态，BL与BLref经过灵敏放大器进一步比较放大输出至DOUT端口为0；如果熔丝电阻之前已被编程，则读取端点BL会出现高阻抗状态，BL与BLref经过灵敏放大器进一步比较放大输出至DOUT端口为1。

基于与上述一种EFUSE阵列结构相同的技术构思，本实施例还提供了一种EFUSE阵列结构的编程方法，所述编程方法利用所述的一种EFUSE阵列结构进行编程操作，所述编程方法包括：

当所述编程信号PGM为高电平且所述读信号READ为低电平时，在所述列译码电路中，利用列译码器对列地址Col add译码出的低电平使能信号闭合该列中的编程电源开关并打开该列中的第一接地开关，将编程电压传到该列的编程电源线SL上，从而选中该列的存储单元；利用列译码器对列地址Col add译码出的高电平使能信号打开该列中的编程电源开关并闭合该列中的第一接地开关，将该列的编程电源线SL下拉到地，该列为未选中的存储单元；

在所述行译码电路中，利用行译码器对行地址Row add译码出的低电平使能信号闭合该行中编程字线开关PGM_WL SW并打开该行中第三接地开关，将编程辅助电压传到该行的编程字线PGM_WL中，从而选中该行的存储单元；利用行译码器对行地址Row add译码出的高电平使能信号打开该行中编程字线开关PGM_WL SW并闭合该行中第三接地开关，将该行的编程字线PGM_WL下拉到地，该行为未选中的存储单元；分别利用行译码器对行地址Rowadd译码出的高电平使能信号打开该行中读字线开关RD_WL SW并闭合该行中第二接地开关，将该行的读字线RD_WL下拉到地，以使各读字线RD_WL均为低电平。

为了降低编程路径上的电压降损失，版图上的SL信号线的宽长比要尽量的大一些，同时FS_SW管子尺寸选取通常也要比较大，以减小开关电压的损失，目的是为了保证编程路径下流过比较大的编程电流，提高EFUSE的编程效率。

基于与上述一种EFUSE阵列结构相同的技术构思，本实施例还提供了一种EFUSE阵列结构的读方法，所述读方法利用所述的一种EFUSE阵列结构进行读操作，所述读方法包括：

当所述编程信号PGM为低电平且所述读信号READ为高电平时，在所述列译码电路中，分别利用译码器对列地址Col add译码出的高电平使能信号打开该列中的编程电源开关并闭合该列中的第一接地开关，将该列的编程电源线SL下拉到地，以使各编程电源线SL为低电平；

在所述行译码电路中，分别利用行译码器对行地址Row add译码出的高电平使能信号打开该行中编程字线开关PGM_WL SW并闭合该行中第三接地开关，将该行的编程字线PGM_WL下拉到地，以使各编程字线PGM_WL均为低电平；利用行译码器对行地址Row add译码出的低电平使能信号闭合该行中读字线开关RD_WL SW并打开该行中第二接地开关，将读电压传到该行的读字线RD_WL中。

如图4所示为可将读写路径单独分离的EFUSE存储单元结构。编程路径是由高的编程电压FS(即VPGM)端到NM1管的源端最后到地的通路。读出路径是由VBL端到NM2端最后到地的通路。编程操作时，EFUSE熔丝电阻的阳极端施加一个编程电压VFS，然后在PGM_WL信号使能下打开NM1管，EFUSE熔丝电阻两端流过足够大的编程电流(6mA～10mA)，通过热断裂(thermal rupture)或者电迁移(EM)改变熔丝电阻的物理结构，由未编程之前的低阻态变为高阻态，实现对EFUSE熔丝电阻的编程。读操作时，BL端施加一个预充电电压，在RD_WL信号使能下打开NM2管，如果熔丝电阻之前已被编程，则读取端点BL会出现高阻抗状态，等同于VDD；如果熔丝电阻之前未被编程，则读取端点BL会出现低阻抗状态，等同于VSS；最终将读取的BL电压传输至灵敏放大器输出0或者1。

如图3是基于图4所示的存储单元搭建的新型存储单元阵列结构，以一个M*N的阵列为例，其中，编程电源线包括SL<0>～SL<N-1>，编程字线包括PGM_WL<0>～PGM_WL<M-1>，读字线包括RD_WL<0>～RD_WL<M-1>，第一列编程晶体管包括NM1<0，0>～NM1<M-1，0>，第一行度晶体管包括NM2<0，0>～NM2<0，N-1>。在编程模式和读模式下的各信号的偏置条件如下：

假设编程模式下被编程单元是第0行第0列，读出模式下第0行被读，各信号的偏置条件如下：

综上所述，本发明提供的一种EFUSE阵列结构及其编程方法和读方法，通过小面积的可将写入路径和读取路径分离的阵列结构，以此来降低读模式下的非读取存储单元的漏电，同时还可以降低读取位线的寄生电容，从而获得更低的读功耗以及更快的读取速度，同时又因为写入路径和读取路径的分离还可以显著降低周边电路的复杂度，从而节省整个芯片的功耗浪费。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明的保护范围。