具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

本发明的实施例提供一种半导体装置。此半导体装置例如是具有高崩溃电压及低导通电阻的高电压晶体管装置。高电压晶体管装置具有分隔有源区，用以将源极区与漏极区之间的隔离结构分隔成多个彼此分隔离的隔离岛。

本文中所公开的技术可在无需额外掩模(例如光刻胶掩模)的情况下将高电压晶体管装置的导通电阻及崩溃电压优化。高电压晶体管装置可通过标准工艺来制作，例如三阱工艺(triple well process)、双极-互补金属氧化物半导体-双重扩散金属氧化物半导体(Bipolar-complementary metal-oxide-semiconductor(CMOS)-double-diffusedmetal-oxide-semiconductor(DMOS)，BCD)工艺、具有三阱工艺或双阱工艺(twin wellprocess)的非外延生长层(non-epitaxially-grown layer，non-EPI)工艺及/或单多晶硅或双多晶硅工艺(single poly or double poly process)。高电压晶体管装置可为低侧开关金属氧化物半导体(MOS)晶体管、高侧开关MOS晶体管、完全隔离式开关MOS晶体管或高电压低表面电场(RESURF)LDMOS晶体管。高电压晶体管可为n通道金属氧化物半导体(n-channel MOS，NMOS)晶体管、p通道金属氧化物半导体(p-channel MOS，PMOS)晶体管或互补金属氧化物半导体(CMOS)晶体管。所述技术可应用于任何适合的结构、任何适合的工艺及/或任何适合的操作电压。除高电压装置之外，所述技术亦可用于直流(DC，direct current)应用及/或低电压应用。

所述技术可应用于任何适合衬底中的任何适合晶体管装置。仅出于说明目的，以下说明中的一些实例是有关于作为一种高电压晶体管类型的n通道横向扩散(LD)金属氧化物半导体场效晶体管(或LDMOS晶体管)。n通道LDMOS晶体管可位于p型半导体衬底中，或作为另一选择，可位于形成于衬底上的p型外延层中。以下说明中的一些实例是有关于通过制作工艺来制作单个晶体管，或同时形成多个晶体管。此外，在以下的说明中有关p型可以例如是掺杂有硼或是氟化硼(BF₂)掺质；n型以例如是掺杂有磷或是砷掺质。

图1A示出根据一或多个实施例具有分隔有源区的示例性半导体装置的俯视图。图1B示出图1A中区域R的放大图。图2A为图1B的切线I-I＇的剖面图。图2B为图1B的切线II-II＇的剖面图。在图1A中的两个高电压(HV)晶体管装置共享一个源极区，然而，本发明的高电压晶体管装置并不以此为限。

请参照图1A、图1B、图2A与图2B，半导体装置10例如是高电压晶体管装置。高电压晶体管装置可为LDNMOS晶体管，或漏极延伸(drain extended)NMOS晶体管。半导体装置10形成于p型半导体衬底100中。p型半导体衬底100可为形成于衬底上的p型硅晶圆或p型外延层。p型半导体衬底100可具有10¹⁴cm^-3至10¹⁶cm^-3的p型掺杂浓度。

在一实施例中，半导体装置10被配置成与衬底100完全隔离，以能够被独立地施加偏压。半导体装置10可包括n型深阱区(n-type doped buried layer，NBL)102以及n型阱区108。n型深阱区102又称为n型掺杂埋入层。n型阱区108又称为第一阱区。n型深阱区102被配置成提供垂直隔离；n型阱区108被配置成提供横向隔离。在一实施例中，n型深阱区102可具有10¹⁶cm^-3至10¹⁹cm^-3的n型掺杂浓度。高电压n型阱区108可具有10¹⁵cm^-3至10¹⁸cm^-3的n型掺杂浓度。

在p型半导体衬底100中形成有隔离结构104。隔离结构104将半导体装置10与其他晶体管装置及形成于p型半导体衬底100上的装置电性隔离。隔离结构104例如是浅沟道隔离(shallow trench isolation，STI)或是厚场氧化物(thick field oxide，FOX)层。隔离结构104可以包括单层或是多层。隔离结构104的材料包括氧化硅、氮化硅或其组合。隔离结构104在衬底100中界定出有源区AA。有源区AA包括第一有源区A1、第二有源区A2以及位于第一有源区A1和第二有源区A2之间的多个分隔有源区SSA。第一有源区A1和第二有源区A2沿着第二方向D2延伸，且沿着第一方向D1并列。多个分隔有源区SSA沿着第一方向D1延伸，连接第一有源区A1和第二有源区A2，并且沿着第二方向D2排列。此外，分隔有源区SSA还将第一有源区A1、第二有源区A2之间的隔离结构104分隔成多个隔离岛IOI。多个分隔有源区SSA与多个隔离岛IOI沿着第二方向D2彼此交替。在一些实施例中，第一有源区A1、第二有源区A2、分隔有源区SSA以及隔离岛IOI的俯视图例如分别是矩形。在第一有源区A1的第一方向的长度L1例如是大于第二有源区A2的第一方向的长度L2。

在半导体衬底100中，以较p型半导体衬底100高的p型掺杂浓度(例如10¹⁶cm^-3至10¹⁸cm^-3)注入及扩散有p阱区110。p阱区110又称为第二阱区。p阱区110与第一有源区A1部分重叠。在p阱区110的第一有源区A1中形成有浓掺杂(heavily doped)的p+本体接触区124(例如具有10¹⁹cm^-3至10²¹cm^-3的p型掺杂浓度)及浓掺杂的n+源极区122(例如具有10¹⁹cm^-3至10²¹cm^-3的n型掺杂浓度)。p+本体接触区124可较n+源极区122距栅极结构118(详细描述如后)更远。p阱区110可横向地延伸超出p+本体接触区124及n+源极区122，且在p+本体接触区124及n+源极区122下方垂直地延伸。p+本体接触区124与n+源极区122彼此直接电性接触。

在p型衬底100中，以更高的n型掺杂浓度(例如10¹⁶cm^-3至10¹⁸cm^-3)注入及扩散有n型掺杂漂移(n-type doping drifting，NDD)区(或称为掺杂区)106。隔离岛IOI位于n型掺杂漂移区106之中。n型掺杂漂移区106可朝栅极结构118的方向横向地延伸，而与第一有源区A1部分重叠，但与p阱区110横向分隔开。n型掺杂漂移区106还向第二有源区A2方向延伸，使得分隔有源区SSA以及第二有源区A2与其完全重叠。n型掺杂漂移区106的第二有源区A2中含有浓掺杂的n+漏极区120(例如具有10¹⁹cm^-3至10²¹cm^-3的n型掺杂浓度)。n+漏极区120可较n型掺杂漂移区106被更重地掺杂。

栅极结构118置于n+源极区122与n+漏极区120之间的衬底100之上。

栅极结构118包括栅极介电层112、栅电极114以及间隙壁116。栅极介电层112可包含氧化硅(SiO₂)或高介电常数介电材料(例如较氧化硅(SiO₂)的介电常数(3.9)大的高介电常数)。栅电极114部分覆盖于p阱区110及n型掺杂漂移区106上。栅电极114通过栅极介电层112与半导体衬底100、p阱区110及n型掺杂漂移区106分隔开。栅电极114可包含设置于栅极介电层112之上的掺杂多晶硅(poly)。间隙壁116位于栅电极114的侧壁。间隙壁116可以是单层或是多层，例如是包含氧化硅、氮化硅或其组合。

请参照图1B，栅极结构118例如是呈梳状。栅极结构118覆盖部分的第一有源区A1以及部分的隔离结构104。在一些实施例中，栅极结构118包括主体部P1以及多个延伸部P2。主体部P1在第二方向D2上延伸，覆盖部分的第一有源区A1，使主体部P1两侧的第一有源区A1裸露出来。延伸部P2在第一方向D1延伸，连接主体部P1。每一个延伸部P2覆盖部分的第一有源区A1以及部分的隔离岛IOI。多个延伸部P2与多个分隔有源区SSA在第二方向D2上交替排列。

从另一方面来说，栅极结构118包括多个长部118L与多个短部118S。多个长部118L与多个短部118S在第二方向D2上相互交替。长部118L在第一方向D1上具有长度L3；短部118S在第一方向D1上具有长度L4。长度L4等于主体部P1在第一方向D1上的长度。长度L3等于主体部P1在第一方向D1上的长度以及延伸部P2在第一方向D1上的长度的和。

请参照图2A，栅极结构118的短部118S的一侧裸露出n+源极区122与p+本体接触区124。短部118S覆盖部分的p阱区110、衬底100以及第一部分的n型掺杂漂移区106。被短部118S覆盖的p阱区110以及衬底100的表面做为通道区。栅极结构118的短部118S的一侧裸露出第二部分的n型掺杂漂移区106以及n+漏极区120。n型掺杂漂移区106中无隔离结构，可为半导体装置10提供低导通电阻。

短部118S的栅电极114在一端处邻接n+源极区122，且在另一端处延伸至n型掺杂漂移区106的第一部分之上。n型掺杂漂移区106的第二部分(自栅电极114的所述另一端至n+漏极区120)邻接n型掺杂漂移区106的第一部分且具有横向距离D。n型掺杂漂移区106的第二部分可被视为供电荷载流子自n+源极区122移动至n+漏极区120的漂移区109。半导体装置10的导通电阻与漂移区109的掺杂浓度(即n型掺杂漂移区106的浓度)及横向距离D相关联。漂移区109的掺杂浓度愈高，导通电阻即愈低；横向距离D愈长，导通电阻即愈高。

请参照图2B，栅极结构118的长部118L的一侧裸露出n+源极区122与p+本体接触区124。长部118L覆盖部分的p阱区110、衬底100以及部分的隔离岛IOI。被长部118L覆盖的p阱区110以及衬底100的表面做为通道区。栅极结构118的长部118L的一侧裸露出另一部分的隔离岛IOI以及n+漏极区120。隔离岛IOI的设置可为半导体装置10提供高的崩溃电压。

阻挡部(PRO)126形成在衬底100上，覆盖多个分隔有源区SSA以及多个隔离岛IOI，裸露出第一有源区A1与第二有源区A2。在一些实施例中，阻挡部126覆盖n型掺杂漂移区106以及隔离岛IOI，裸露出p+本体接触区124、n+源极区122、栅极结构118以及n+漏极区120。在另一些实施例中，阻挡部126还覆盖部分的栅极结构118的部分长部118L与部分短部118S。阻挡部126可以是单层或是多层。阻挡部126的材料包括氧化硅、氮化硅或其组合。

金属硅化物层130形成在未被阻挡部126覆盖的p+本体接触区124、n+源极区122、栅极结构118以及n+漏极区120上。金属硅化物层130可包含硅化钴、氮化钛/硅化钛、氮化钛/钛/硅化钴、多晶硅化钴或氮化钛/多晶硅化钛、氮化钛/钛/多晶硅化钴。

本发明实施例可以通过分隔有源区SSA以及多个隔离岛IOI的长度以及宽度以及漂移区109的掺杂浓度的改变与设计，使半导体装置10的导通电阻及崩溃电压优化。举例来说，提高漂移区109的掺杂浓度，缩短分隔有源区SSA在第一方向D1上的长度或是增加在第二方向D2上分隔有源区SSA与隔离岛IOI的长度比可以降低半导体装置10的导通电阻。反之，则可以提升半导体装置10的崩溃电压。

图3A至图3E是示出根据本发明实施例的用于制造半导体装置的示例性制造方法的俯视图。图4A至图4E示出的是图3A至图3E中切线III-III＇的剖面图。图4F示出的是图3E中切线IV-IV＇的剖面图。

请参照图3A与图4A，在衬底100中形成n型深阱区102。衬底100例如是p型半导体衬底，例如是p型硅衬底。n型深阱区102的形成方法例如是在衬底100上形成离子注入掩模，然后进行离子注入工艺，将n型掺质注入于衬底100中。之后，再将注入掩模移除。

接着，在衬底100中形成隔离结构104。隔离结构104包括多个隔离岛IOI。隔离结构104的形成方法例如是以浅沟道隔离法。浅沟道隔离法的步骤如下。以光刻与刻蚀工艺在衬底100中形成多个沟道。之后，在衬底100上以及沟道中形成绝缘材料。然后，再以化学机械研磨法或是回刻蚀法，进行平坦化工艺，以移除衬底100上的绝缘材料。绝缘材料包括以化学气相沉积法或是热氧化法形成的氧化硅、氮化硅或其组合。隔离结构104在衬底100中界定出有源区AA。有源区AA包括第一有源区A1、两个第二有源区A2以及多个分隔有源区SSA。第一有源区A1位于两个第二有源区A2之间。分隔有源区SSA分别位于第一有源区A1和第二有源区A2之间。

请参照图3B与图4B，在n型深阱区102上方的衬底100中形成n型掺杂漂移区106、n型阱区108以及p阱区110。n型阱区108的掺杂浓度可以与n型深阱区102的掺杂浓度相同、略高于或略低于n型深阱区102的掺杂浓度。n型阱区108以及p阱区110可以在衬底100上形成注入掩模，然后进行离子注入工艺，将n型掺质与p型掺质分别注入于衬底100中。之后，再将注入掩模移除。n型阱区108与第二有源区A2、多个分隔有源区SSA以及隔离结构104部分重叠。n型阱区108可以是呈环状，且n型阱区108的底面比隔离结构104的底面深，且与n型深阱区102的顶面邻接。因此，n型阱区108可以与n型深阱区102共同围出一个独立的区域，而在此独立区域中形成的晶体管装置可以与衬底100完全隔离，以能够被独立地施加偏压。

请参照图3B与图4B，n型掺杂漂移区106的掺杂浓度可以略高于n型阱区108的掺杂浓度。n型掺杂漂移区106可以在衬底100上形成注入掩模，然后进行离子注入工艺，将n型掺质注入于衬底100中。之后，再将注入掩模移除。注入掩模具有两个开口O1。开口O1裸露出部分的第一有源区A1，且裸露出多个分隔有源区SSA、多个隔离岛IOI、两个第二有源区A2以及与第二有源区A2相邻的部分隔离结构104。因此，n型掺杂漂移区106会与第一有源区A1部分重叠，与多个分隔有源区SSA、多个隔离岛IOI以及两个第二有源区A2完全重叠，且与n型阱区108以及隔离结构104部分重叠。n型掺杂漂移区106自衬底100的表面向下垂直延伸，至其底面与n型深阱区102的顶面邻接(如图3B所示)，或介于n型深阱区102的顶面与隔离岛IOI的底面之间(未示出)。n型掺杂漂移区106将多个隔离岛IOI环绕包覆于其中。

p阱区110的掺杂浓度略高于衬底100的掺杂浓度。p阱区110可以分别在衬底100上形成注入掩模，然后进行离子注入工艺，将n型掺质注入于衬底100中。之后，再将注入掩模移除。注入掩模具有开口O2。开口O2裸露出部分的第一有源区A1的中心区域。n型掺杂漂移区106会与第一有源区A1部分重叠，且与p阱区110横向分隔开。p阱区110自衬底100的表面向下垂直延伸，但其底面未与n型深阱区102的顶面邻接，而纵向分隔开。为图面简洁起见，图3C与图3D将不再会示出p阱区110以及开口O2。

请参照图3C与图4C，在衬底100上形成两个栅极结构118。栅极结构118包括栅极介电层112、栅电极114以及间隙壁116。栅极结构118的形成方法例如是在衬底100上形成栅极介电材料层以与栅电极材料层，然后经由光刻与刻蚀工艺以图案化栅极介电材料层以与栅电极材料层。之后，形成间隙壁材料层，再对间隙壁材料层进行非等向性刻蚀工艺。栅极结构118例如是呈梳状(如图3C所示)。栅极结构118包括在第二方向D2上彼此交替的多个长部118L与多个短部118S。栅极结构118的多个长部118L与多个短部118S覆盖部分的p阱区110、部分的n型掺杂漂移区106以及部分的多个隔离岛IOI。隔离岛IOI的一部分被长部118L覆盖，隔离岛IOI的另一部分被栅极结构118的长部118L裸露出来。隔离岛IOI未被栅极结构118短部118S覆盖。

请参照图3C与图4C，在第一有源区A1形成p+本体接触区124以及n+源极区122，并在两个第二有源区A2中形成n+漏极区120。p+本体接触区124的掺杂浓度高于p阱区110的掺杂浓度。n+源极区122以及n+漏极区120的掺杂浓度高于n型掺杂漂移区106的掺杂浓度。p+本体接触区124以及n+源极区122以及n+漏极区120可以分别在衬底100上形成注入掩模，然后进行离子注入工艺，将p型或n型掺质注入于衬底100中。之后，再将注入掩模移除。n+源极区122以及n+漏极区120可以同时形成。

请参照图3D与图4D，在衬底100上形成阻挡部(PRO)126，以覆盖部分的栅极结构118、多个分隔有源区SSA中的n型掺杂漂移区106以及多个隔离岛IOI，裸露出另一部分的的栅极结构118、第一有源区A1中的p+本体接触区124与n+源极区122以及第二有源区A2中的n+漏极区120。在一些实施例中，阻挡部126并未覆盖栅极结构118的栅电极114(未示出)。

请参照图3E、图4E与图4F，进行自行对准硅化工艺，以在栅电极114、p+本体接触区124、n+源极区122以及n+漏极区120上形成金属硅化物层130。

图5是本发明以及已知的半导体装置的漏极电性曲线图。

请参照图5，本发明的半导体装置具有平滑的漏极饱和电流曲线C1、C2、C3、C4。已知的半导体装置的饱和电流曲线C1＇、C2＇则相当陡峭。由图5可知，相较于已知，本发明的半导体装置具有较为平滑的饱和电流曲线。

在本发明实施例中，通过形成连通第一个有源区与第二个有源区的多个分隔有源区SSA，栅电极的短部处的电流可以以较短的路径流经分隔有源区SSA中低阻值的漂移区，因此可以减小晶体管装置的导通电阻。经实验，已知的半导体装置的导通电阻为14欧姆-平方毫米左右，本发明的半导体装置的导通电阻可以下降至9.4欧姆-平方毫米。

另外，通过第一个有源区与第二个有源区之间的多个隔离岛IOI的设置，可以使得晶体管装置维持在预定的崩溃电压。

此外，栅电极的长部延伸到多个隔离岛IOI上，可以做为局部场板(partial fieldplate)的能力，以均匀电场。

因此，本发明实施例可以不需要增加额外的掩模与工艺，通过分隔有源区SSA以及多个隔离岛IOI的长度以及宽度、栅电极的长度以及漂移区的掺杂浓度的改变与设计，而使晶体管装置的导通电阻及崩溃电压优化。

尽管本发明可阐述诸多细节，然而，此等细节不应被理解为是对已主张发明或可主张内容的权利要求的限制，而仅是对特定实施例所特有的特征的说明。本发明在各单独实施例的上下文中所述的某些特征亦可以组合形式实作于单个实施例中。相反地，在单个实施例的上下文中所述的各种特征亦可分别地或以任一适合子组合形式实作于多个实施例中。此外，虽然上文可将各特征阐述为以某些组合形式起作用且甚至最初被主张为如此，然而所主张组合中的一或多个特征在一些情形中可自所述组合去除，且所主张组合可变为子组合或子组合的变化形式。类似地，尽管在附图中以特定次序绘示了各操作，然而此不应被理解为要求：应以所示特定次序或以顺序次序来执行此等操作，或者应执行所有所说明操作，以达成所需结果。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。