具体实施方式

下文将描述一或多个特定实施例。为了提供这些实施例的简明描述，在说明书中并未描述实际实现方式的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的所属领域的技术人员来说，这些都是设计、构造及制造中的常规任务。

本公开的实施例大体上涉及半导体存储器装置的领域。更具体地说，本公开的实施例涉及半导体存储器装置的中间同步码补偿电路，以将可能的不确定信号从用以将写入命令锁存在存储器装置中的输入/输出信号(DQS信号)去除。举例来说，其中DQS信号和DQSF信号的电压可导致存储器装置的DQS信号中的中间同步码的写入命令之间的DQS和DQS条(DQSF)的不确定状态，当中间同步码存在时，可导致数据的过早或滞后锁存。举例来说，一些下游逻辑可在这些中间同步码期间偏置DQS高，且其它组件可在这些中间同步码期间偏置DQS低。一种补偿DQS信号中的这些中间同步码的方式是使用主动将这些中间同步码从DQS和DQSF信号滤除(例如基于所确定的写入命令开始和结束时间)的补偿电路(例如定时滤波器)。这在下文详细描述。

使用存储器装置的中间同步码补偿电路系统来执行中间同步码滤波，例如以减少正发送到存储器系统的下游组件的中间同步码信号，可为有用的。实际上DQS和DQSF信号中的中间同步码可导致不确定状态，不确定状态可导致存储器装置的不可预测的结果(例如过早和/或延迟的锁存)。举例来说，可存在存储器装置不在接收DQS信号(例如稳定状态或停用状态)，且因此处于闲置周期的持续时间。在此闲置周期期间，DQS和DQSF信号可处于不可预测/不确定状态(例如DQS和DQSF可具有收敛电压)。取决于接收这些信号的组件，不同动作可发生。举例来说，一些组件可使不确定信号朝高偏置，这可导致存储器装置的非既定锁存。

为了减少这些非既定动作，其可导致存储器装置的讹用，可使用中间同步码补偿电路来滤除中间同步码使其无法到达下游组件。一旦启用，补偿电路可实施DQS和/或DQSF信号的滤波，持续特定数目的时钟循环，使得这些信号不会到达下游组件。如可了解，其中滤波器激活的时钟循环可为存在不确定状态时的时钟循环，从而确保中间同步码信号不提供到下游组件。这可有助于确保存储器装置的恰当起作用，而不会归因于所述中间同步码而出现不合期望的副作用。

现在转而参考各图，图1是示出存储器装置10的某些特性的简化框图。具体来说，图1的框图是示出存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为第五代双数据速率同步动态随机存取存储器(DDR5 SDRAM)装置。与先前各代DDRSDRAM相比，DDR5 SDRAM的各种特征允许降低的功耗、更多的带宽，以及更多的存储容量。

存储器装置10可包含若干存储器存储体12。存储器存储体12可以是例如DDR5SDRAM存储器存储体。存储器存储体12可设置在布置于双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。如将了解，每个DIMM可包含多个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器存储体12。存储器装置10表示具有若干个存储器存储体12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器存储体12可进一步被布置成形成存储体组。举例来说，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含16个存储器存储体12，布置成8个存储体组，每一存储体组包含2个存储器存储体。对于16Gb DDR5 SDRAM，存储器芯片可例如包含32个存储器存储体12，布置成8个存储体组，每一存储体组包含4个存储器存储体。取决于整个系统的应用和设计，可利用存储器装置10上的存储器存储体12的各种其它配置、组织和大小。

存储器装置10可包含命令接口14，其接收来自外部装置(未图示)(例如处理器或控制器)的信号16，并将信号16提供给存储器装置10的其它部分。存储器装置10还可包含输入/输出(I/O)接口18，其经配置以与外部装置交换(例如接收和发射)信号。外部装置(例如处理器或控制器)可经由命令接口14将各种信号16提供给存储器装置10，以促进将写入到存储器装置10或从所述存储器装置读取的数据的发射和接收。

如将了解，命令接口14可包含若干个电路，例如时钟输入电路20和命令地址输入电路22，例如以确保对信号16的恰当处置。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称为真时钟信号(Clk_t)和互补时钟信号(Clk_c)。DDR的正时钟边缘指代上升真时钟信号Clk_t与下降互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降真时钟信号Clk_t的转变以及互补时钟信号Clk_c的上升。命令(例如读取命令、写入命令、刷新命令)通常在时钟信号的正沿上进入，且数据在正和负时钟沿两者上发射或接收。

在一些情况下，每一存储器存储体12包含存储体控制块24，其提供必需的解码(例如行解码器和列解码器)，以及其它特征，例如时序控制和数据控制，以促进进出存储器存储体12的命令的执行。总体来说，存储器存储体12和存储体控制块24可被称作存储器阵列26。

时钟输入电路20接收真时钟信号(Clk_t)和互补时钟信号(Clk_c)，且产生内部时钟信号CLK。将内部时钟信号CLK供应到内部时钟产生器28，例如延迟锁定环路(DLL)电路。内部时钟产生器28基于所接收到的内部时钟信号CLK产生相控内部时钟信号LCLK。将相控内部时钟信号LCLK供应到例如I/O接口18，并将其用作用于确定读取数据的输出时序的时序信号。

也可将内部时钟信号CLK提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，可将内部时钟信号CLK提供到命令解码器30。命令解码器30可从命令总线32接收命令信号，并可对命令信号进行解码以提供各种内部命令。举例来说，命令解码器30可经由总线34将命令信号提供到内部时钟产生器28，以协调相控内部时钟信号LCLK的产生。相控内部时钟信号LCLK可用于例如通过I/O接口18对数据进行计时。

此外，命令解码器30可对命令进行解码，例如读取命令、写入命令、模式寄存器设定命令、激活命令等，并经由总线36提供对与所述命令对应的特定存储器存储体12的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器存储体12的存取。

存储器装置10基于从例如处理器的外部装置接收的命令/地址信号，执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址总线可以是用于容纳命令/地址信号(CA<13:0>)的14位总线。使用时钟信号(Clk_t和Clk_c)将命令/地址信号计时到命令接口14。命令接口14可包含命令地址输入电路22，其接收和发射命令以例如通过命令解码器30提供对存储器存储体12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定存储器存储体12的存取通过命令编码于CA<13:0>总线上。

另外，命令接口14可被配置成接收数个其它命令信号。举例来说，可提供命令/地址裸片上终止(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。复位命令(RESET_n)可用以例如在加电期间使命令接口14、状态寄存器、状态机等复位。命令接口14还可接收命令/地址反转(CAI)信号，其可经提供以例如取决于用于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>的状态。还可提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号，使得其可调换以用于实现信号到存储器装置10的某些路由。还可提供用于促进存储器装置10的测试的各种信号，例如，测试启用(TEN)信号。举例来说，TEN信号可用以使存储器装置10进入测试模式以用于连接性测试。

命令接口14还可用于针对可检测的某些错误将警告信号(ALERT_n)提供到系统处理器或控制器。举例来说，警告信号(ALERT_n)可在检测到循环冗余校验(CRC)错误的情况下从存储器装置10发射。也可产生其它警告信号。此外，用于从存储器装置10发射警告信号(ALERT_n)的总线和引脚可在某些操作期间被用作输入引脚，所述操作例如如上文所描述的使用TEN信号执行的连接性测试模式。

通过经由I/O接口18发射和接收数据信号38，可利用上文所论述的命令和计时信号，将数据发送到存储器装置10和从所述存储器装置发送数据。更具体地说，数据可经由数据总线42发送到存储器存储体12或从所述存储器存储体检索，所述数据总线可包含一或多个双向数据总线。一般称为DQ信号的数据I/O信号一般在一或多个双向数据总线中发射和接收。对于例如DDR5 SDRAM存储器装置的某些存储器装置，I/O信号可分成上部和下部字节。举例来说，对于x16存储器装置，I/O信号可分成例如对应于数据信号的上部字节和下部字节的上部I/O信号和下部I/O信号(例如，DQ<15:8>和DQ<7:0>)。

为了使用存储器装置10内的较高数据速率发射数据，例如DDR存储器装置的某些存储器装置可利用数据选通信号，通常被称作DQS信号。通过发送数据的外部处理器或控制器(例如，用于写入命令)或通过存储器装置10(例如，用于读取命令)来驱动DQS信号。DQS信号的值可在逻辑低(例如“0”)阈值量(例如电流值、电压值)与逻辑高(例如“1”)阈值量之间转变和/或交替，使得数据输出(DQ)信号在DQS信号的上升沿和/或下降沿上读取、写入和/或通常发射。逻辑低阈值量可近似等于低电压总线(例如接地总线)上所提供的系统低电压，而逻辑高阈值量可近似等于高压总线上所提供的系统高压(例如VCC)。值大约相等可对应于值相差阈值量的电压，所述阈值量例如1伏[V]、2V、3V等等，或以任何较大或较小的粒度，例如1毫伏[mV]、0.5mV等等。

DDR5支持内部写入调平模式。此模式实现使DQS与比写入等待时间早N个时钟循环启动的写入命令的版本同步，这实现了DQS计时路径中所需的较少延迟，以使其与产生写入命令定时域的正常Cas写入等待时间(CWL)对准。这通过减少DQS计时树中以及所有的DQ数据收集点处的延迟，来节约电力和裸片面积。

如将在下文详细论述，为了支持此内部写入调平模式，写入中间同步码补偿电路系统101(例如写入中间同步码计数器和滤波器电路系统)可选通传入DQS时钟，且在写突发开始之前以及其结束之后，停用内部DQS时钟。此计数可为动态的，因为可存在多个写入命令变量。举例来说，计数可基于写入前导码2(前导码2模式)与写入前导码4(前导码4模式，其使用额外脉冲来获得前导码信息)的用户而改变，不管CRC模式是否处于作用中，且不管写入命令是否为8对16的突发长度，这可允许交错突发长度16或突发长度8的无间隙写入突发，如在写入给定时由命令/地址引脚状态确定。

如本文详细描述，在写入前导码之前以及写入后同步码之后，写入中间同步码计数器和滤波器电路系统充当滤波器来阻挡可在未知的DQS/DQSF区中产生的寄生数据选通信号。通过执行此滤波功能，中间同步码计数器通过不允许可能损坏四相计时产生器的突波通过，来使下游组件(例如写入四相DS(数据样本)计时产生器)保持同步。计数器有效地证实DQS计时，使得在滤波之后的所有下游时钟均已知为合法时钟，而不是因外部DQS/DQSF引脚处于未知状态而导致的突波。

写入中间同步码计数器的主要任务是产生定时的DQS滤波器启用/停用信号，以允许DS信号传播到下游组件(例如四相DS计时产生器)。写入中间同步码计数器还产生时序信号，用于为数据输入缓冲器创建决策反馈均衡器(DFE)复位。

对于读取命令，DQS信号实际上是具有预定模式的额外DQ信号。对于写入命令，DQS信号被用作时钟信号来捕获对应的输入数据。如同时钟信号(Clk_t和Clk_c)，可提供数据选通(DQS)信号作为数据选通信号的差分对(DQS_t和DQS_c)，以在读取和写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置的某些存储器装置，DQS信号的差分对可分成上部数据选通信号和下部数据选通信号(例如，UDQS_t和UDQS_c；LDQS_t和LDQS_c)，其对应于例如发送到存储器装置10和从存储器装置10发送的数据的上部字节和下部字节。

还可通过I/O接口18将阻抗(ZQ)校准信号提供到存储器装置10。可将ZQ校准信号提供到参考引脚，且用以通过跨越进程、电压和温度(PVT)值的改变调整存储器装置10的上拉和下拉电阻器来调谐输出驱动器和ODT值。因为PVT特性可影响ZQ电阻器值，所以ZQ校准信号可提供到ZQ参考引脚，以用于调整电阻来将输入阻抗校准到已知值。如将了解，精度电阻器一般耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整内部ODT和IO引脚的驱动强度的参考。

另外，环回信号(LOOPBACK)可通过I/O接口18提供到存储器装置10。环回信号可在测试或调试阶段期间使用，以将存储器装置10设定到其中信号经由同一引脚环回通过存储器装置10的模式中。举例来说，环回信号可用以设定存储器装置10以测试存储器装置10的数据输出。环回可包含数据和选通两者或可能仅包含数据引脚。这一般既定用于监视在I/O接口18处由存储器装置10捕获的数据。

如可了解，各种其它组件,例如电力供应电路(用于接收外部VDD和VSS信号)、模式寄存器(用以定义可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等，也可并入存储器系统10中。相应地，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征来辅助后续详细描述。

在一些实施例中，存储器装置10可安置于主机装置中(物理上集成到主机装置中或以其它方式连接到主机装置)，或以其它方式耦合到主机装置。主机装置可包含台式计算机、膝上计算机、寻呼机、蜂窝电话、个人管理器、便携式音频播放器、控制电路、相机等中的任一者。主机装置还可以是网络节点，例如路由器、服务器或客户端(例如，先前所描述类型的计算机中的一者)。所述主机装置可为某一其它种类的电子装置，例如复印机、扫描器、打印机、游戏控制台、电视机、机顶盒视频分布或记录系统、电缆箱、个人数字媒体播放器、工厂自动化系统、汽车计算机系统或医疗装置。(用以描述系统的这些各种实例的术语，例如本文所使用的许多其它术语，可共享一些提及物，并且因此不应当仅仅借助于列出的其它项目来解释。)

主机装置因此可以是基于处理器的装置，其可包含控制主机中的系统功能和请求的处理的处理器，例如，微处理器。此外，任何主机处理器可包括共享系统控制的多个处理器。主机处理器可直接地或间接地耦合到主机的额外系统元件，使得主机处理器通过执行可存储在主机内或在主机外部的指令来控制主机的操作。

如上文所论述，数据可例如由主机写入到存储器装置10且从所述存储器装置读取，由此存储器装置10充当易失性存储器，例如双数据速率DRAM(例如，DDR5 SDRAM)。在一些实施例中，主机还可包含单独的非易失性存储器，例如只读存储器(ROM)、PC-RAM、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器、金属-氧化物-氮化物-氧化物-硅(MONOS)存储器、基于多晶硅浮动栅极的存储器，和/或各种架构的其它类型的快闪存储器(例如NAND存储器、“或非”存储器等)，以及其它类型的存储器装置(例如存储)，例如固态驱动器(SSD)、多媒体媒体卡(MMC)、安全数字(SD)卡、压缩快闪(CF)卡，或任何其它合适的装置。另外，应了解，主机可包含一或多个外部接口，例如通用串行总线(USB)、外围部件互连标准(PCI)、PCI快速(PCI-E)、小型计算机系统接口(SCSI)、IEEE1394(火线)，或任何其它合适的接口以及一或多个输入装置，其使用户能够将数据输入到主机中，例如按钮、切换元件、键盘、光笔、触笔、鼠标和/或话音辨识系统。主机可任选地还包含例如耦合到处理器的显示器的输出装置，以及用于与例如因特网的网络介接的网络接口装置，例如网络接口卡(NIC)。如将了解，取决于主机的应用，主机可包含许多其它组件。

主机可操作以将数据传送到存储器装置10以用于存储，且可从存储器装置10读取数据以在主机处执行各种操作。因此，为了促进这些数据发射，在一些实施例中，I/O接口18可包含操作以从I/O接口18接收和向所述I/O接口发射DQ信号的数据收发器44。

图2是示出根据本公开的实施例的中间同步码补偿电路系统的效应的时序图50。如将示出，在当前实施例中，当输入数据选通(例如DQS信号)不在使用中时，使用数字滤波器来断开差分输入缓冲器的输出，使得不确定的中间同步码状态不与DQS选通一起提供。

具有DQS/DQSF输入的差分输入缓冲器产生未经滤波的DQS和DQSF组合信号52。未经滤波的DQS和DQSF组合信号52示出DQS选通54A、54B和54C，其中的每一者对应于将执行的单独写入操作。如所示出，在选通54A、54B和54C之间，存在中间同步码状态56A、56B和56C，其为不执行写入操作且因此DQS和DQSF信号处于不确定状态的时间周期。如所示出，在这些中间同步码状态56A、56B和56C期间，可在同一/收敛电压值下驱动DQS和DQSF。传统上，这些信号将到达差分输入缓冲器，其将所述信号中的一者驱动到高，且将另一者驱动到低。然而，哪些信号驱动到高且哪些信号驱动到低可在系统之间不同，且因此系统之间存在可导致下游组件中的讹用的不合意的变量。举例来说，一个系统可将DQS信号偏置到高状态，而另一系统可将DQS信号偏置到低状态，从而导致不可预测的数据锁存时间。

存储器装置所使用的规范可参考系统的外部时钟定义CPU何时应将所述信号中的一者驱动到高且将所述信号中的一者驱动到低的时序。本地经训练的写入开始(LTWStr)信号58可与此时序同步，指示写入命令何时将出现。举例来说，LTWStr信号58包含到高的转变60A，指示第一写入命令的开始；到高的转变60B，指示第二写入命令的开始；以及到高的转变60C，指示第三写入命令的开始。

LTWStr信号58是DRAM/CPU对准训练的结果。当DQS/DQSF状态处于确定状态(例如DQS/DQSF中的一者明确被驱动到高，且另一者被驱动到低)时，使用此对准训练来驱动LTWStr信号58来达到高。在当前实施例中，DQSF信号为高，且DQS信号为低。

未经门控的DS信号62示出在无滤波的情况下，差分输入缓冲器的输出。为了执行滤波，当LTWStr信号58为高且存在未经门控的DS信号62转变时，发生锁存，从而产生写入开始信号64。因此，写入开始信号64通过未经门控的DS信号62和LTWStr信号58来证实。

如可了解，恰当的DRAM/CPU对准可确保LTWStr信号58在恰当的时间转变。如果LTWStr信号58将较早出现，那么在中间同步码状态56A、56B或56C中的一者期间，可能出现不可预测的结果。举例来说，如未经门控的DS信号62的部分66处所示出，DS开始上升。在一些系统中，在无本文中所描述的滤波技术的情况下，这可观察为锁存触发，从而导致实际写入命令的既定锁存时间之前的过早锁存。

当LTWStr信号58转变到高时，WEnd信号68转变到低。通过未经门控的DS信号62中的某一转变来证实WEnd信号68，其可由计数器指示，如下文更详细地描述。WEnd信号68当转变到高时，指示何时应启用数字滤波器，使得DQS/DQSF信号不应提供到下游逻辑。

因此，WrStart信号64的上升沿用以指示何时断开DQS滤波器。当DQS滤波器断开时，在下游提供DQS/DQSF信号52，从而实现写入操作。使用WEnd信号68来指示何时接通DQS滤波器。当DQS滤波器接通时，停用DQS/DQSF信号52向下游组件的提供，从而确保写入操作不启用。

经滤波的DQS启用信号70示出其中启用DQS滤波器的周期，使得DQS/DQSF信号52不在下游提供。举例来说，在标记为“DQS滤波器启用”的周期，经门控的输出信号72维持确定状态，从而确保不确定状态并不触发写入或其它不合意效应。相比之下，输入缓冲器的未经滤波的输出74以及DQS/DQSF信号52包含不确定状态76，其中不清楚哪些互补信号处于高状态/低状态。

因此，如可了解，经门控的输出信号72提供对DQS/DSQF信号52和未经滤波的输出74的重要改进，因为这些信号在不确定相位/中间同步码相位56A、56B和56C期间滤除数据。实际上，使用当前技术，存在写入将在DQS选通54A、54B和54C处以适时方式触发的增加的置信度。这些技术适用于接近计时且相对进一步计时的写入两者。举例来说，在所描绘的实施例中，三个写入与三个DQS选通54A、54B和54C相关联。第一写入(由DQS选通54A触发)具有接近跟随的写入(由DQS选通54B触发)。相对较远的第三写入(由DQS选通54C触发)作为第三写入跟随。在每种情况下，在DQS选通54A、54B和54C之间，滤除中间同步码相位/不确定相位56A、56B和56C期间的数据。

如写入结束信号78所示，写入操作可在不同时间结束，因为数个变量可指示写入操作的持续时间(例如当写入操作将结束时)。举例来说，写入命令开始和结束时间可基于写入、突发长度之间的间距，不管是否启用CRC，和/或写入前导码设置是否处于作用中。下文(具体地说相对于图4)将更详细地论述将用于确定滤波何时应发生的这些变量纳入。

图3是根据本公开的实施例的具有图2的中间同步码补偿电路系统101的系统100的示意图。如所示出，系统100可包含DQS输入缓冲器102和DS产生器108。DQS输入缓冲器102提供DQS/DQSF信号52，其可被驱动到下游，以识别写入命令的数据锁存周期。DS产生器108可利用DQS/DQSF信号52来确定写入操作锁存时间。

DS产生器108可使用互补数据选通信号(DQS/DQSF)来创建在每两个外部DQS循环之后卷绕的那些数据选通的四相版本。DS0可为从DQS的第一上升边沿以及之后的每隔一个奇数上升沿产生的第一DS。DS180可为从DQS的第一下降沿和之后的每隔一个奇数下降沿产生的第二DS。DS360可为从DQS的第二上升沿以及之后的每隔一个偶数上升沿产生的第三DS。DS540可为从DQS的第二下降沿和之后的每隔一个偶数下降沿产生的第四DS。四相DS信号用于DS产生器108的写入数据并行器/写入解串行器电路系统处的DQS域中的前端数据捕获。接着将所述数据放入先进先出(FIFO)缓冲器中，并在写入命令时钟定时域中发出。

如上文所提到，DQS/DQSF信号52的不确定相位可导致下游组件(例如DS产生器108)的锁存错误。中间同步码补偿电路系统101安置于DQS输入缓冲器102与DS产生器108之间，且用于对DQS输入缓冲器102的输出进行滤波，使得在DS产生器108处执行的数据锁存仅在差分DQS输入缓冲器102所提供的DQS信号为确定的时间周期发生。这可有助于减少DQS信号中的不确定状态所触发的锁存所导致的突波，因为这些不确定状态被从提供给DS产生器108的DQS信号滤除。

DQS滤波器104接收DQS输入缓冲器102的输入。将所述输入提供给DQS输入缓冲器的逻辑门来锁存。在DQS信号的前同步码部分期间(例如当被驱动到低且无双态触发时)，可用未经门控的DS信号(例如未经门控的DS信号62)来锁存本地经训练的写入开始信号/开始命令，从而产生证实的写入开始信号(例如写入开始信号64)转变，从而产生经滤波的DQS启用信号70。写入开始信号64可由系统层级块产生。当中央处理单元(CPU)提交写入命令时，经由训练算法应用已知写入等待时间，使得写入开始信号64与下游DQS信号52选通同步。

经滤波的DQS启用信号70提供何时对DQS信号52进行滤波的指示，从而使经滤波的DQS信号(例如经门控的输出72)能够传递到下游组件(例如DS产生108)，其可基于经滤波的DQS信号实施操作。

写入结束信号68，当存在时可导致锁存翻转，使得滤波器启用，从而停用DQS信号向下游逻辑的传递。在一些实施例中，写入开始信号64将通过掩蔽写入结束信号来胜过写入结束信号68。因此，当两个命令均存在时，滤波器可停用(例如归因于本地经训练的写入开始信号对写入结束信号的掩蔽)。DQS滤波器104将经滤波的信号(例如经门控的输出72)发送到下游组件(例如DS产生器108)，其可基于所述经滤波的信号实施写入操作。

如上文所提到，写入命令可基于多种因素在不同时间结束。写入结束信号68可基于计数而产生，由写入中间同步码DQS计数器106执行，介于转变到高的写入开始信号64与写入完成计数值(例如基于写入命令变量的所确定的时钟循环数目)之间。写入中间同步码DQS计数器106可对经后滤波器门控的DS信号的脉冲进行计数，以识别写入何时完成。具体地说，在断言写入开始信号64之后观察到等于写入完成计数值的数个脉冲之后，断言写入结束信号68。在达到指定计数后，可产生写入结束信号68，从而致使DQS滤波器启用，从而停用DQS信号向下游组件的提供。

图4是根据本公开的实施例的图3的中间同步码计数器电路系统106的实施例的示意图。中间同步码计数器电路系统106接收写入开始信号64和其它输入信号148作为输入。输入信号148指定写入命令变量，其更改指示应何时断言写入结束信号68的写入完成计数值。举例来说，输入信号可包含写入命令之间的间隙长度的一或多个指示、与写入命令相关联的突发长度、与写入命令相关联的前导码模式，和/或与写入命令相关联的CRC模式。这些输入信号可由突发长度纳入控制电路系统150、写入前导码纳入电路系统152和或CRC纳入电路系统154使用，来更改所得写入完成值，如将在下文更详细地论述。

从写入命令之间间隙纳入的论述开始，写入命令移位器可将等待时间添加到写入命令。因此，在一些实施例中，系统可知道写入命令之间的间隙长度(例如时钟数目的指示，直到将接收到下一写入命令为止)。此间隙长度可用于确定写入完成计数。举例来说，如果写入已开始且在计数完成之前出现另一写入，那么中间同步码计数器电路系统106可通过断言连续写入重新开始信号来延迟写入的完成，这使写入开始信号64维持在作用中状态，直到所有的后续写入均完成为止，或写入命令之间存在足够大的间隙，以保证完整的写入后同步码接着完整的写入前导码。在此情况下，写入被视为完成，且后续写入将通过写入开始信号64的新断言而起始，如本文所述。

在一些实施例中，间隙长度可由指定写入之间的间隙数目的输入信号148的子集提供。因为写入命令及时发布，写入移位器可通过断言输入信号148的子集中的一或多者来提供写入命令何时将出现的指示。举例来说，无间隙输入当断言时可指示写入之间不存在间隙(例如指示所述写入的写入开始信号之间可存在8个时钟循环)。在此情况下，写入信号64可保持处于作用中状态，直到两个写入命令均完成为止。

相比之下，1间隙、2间隙、3间隙和/或4间隙输入信号在断言时，可分别指示写入命令之间存在1个间隙、2个间隙、3个间隙或4个间隙。当断言这些信号中的一或多者时，可将第二写入命令处理为独立的写入命令，其通过写入开始信号64的新断言来起始，如本文所述。

转向间隙长度计数实例，当写入移位器断言无间隙信号时，这指示将出现两个写入命令，其间无间隙。在DDR5中，命令的本机突发长度为16个时钟。另外，因为存在双数据速率输出，每一16位命令利用8个时钟循环(16时钟/2)。对于两个无间隙突发长度16数据写入和双数据速率输出，中间同步码计数器电路系统106将对用于第一写入的8个时钟且对第二写入的8个时钟，或总共16个时钟进行计数，指示所述写入的长度，且因此指示DQS启用信号70的长度(其指示何时允许经门控的输出72到达下游组件)。

当断言1间隙信号时，这指示写入命令之间存在间隙。在此情况下，可存在8个时钟的写入，无op(例如取消选择)且接着另外8个时钟。在此情况下，中间同步码计数器电路系统106可对时钟进行计数，从而将第一写入命令的结束与第二写入命令的开始之间的间隙纳入。

如可能了解的，通过中间同步码计数器电路系统106将突发长度纳入所述计数中。在一些实施例中，可支持多个突发长度。举例来说，在DDR5中，支持8和16的突发长度。因此，中间同步码计数器电路106可包含突发长度纳入控制电路系统150，其可在接收指示写入命令突发长度的输入，且基于所述突发长度来调整计数。为了做到这一点，在一些实施例中，多路复用器可分别基于指示突发长度8或突发长度16的输入，选择突发长度8或突发长度16。在突发长度8中，对于双数据速率输出，与突发长度16的情况相比，可对少4个时钟进行计数。如下文将更详细地示出，多路复用可用于调整时钟计数。

写入前导码模式还可影响中间同步码计数器电路系统106所使用的计数。举例来说，在DDR5中，支持多个前导码模式，其中写入前导码2和写入前导码3模式各自将第一DQS脉冲用于前导码。另外，写入前导码4模式将前两个DQS脉冲用于前导码。如可了解，这可影响写入锁存应何时发生。因此，写入前导码纳入电路系统152可在必需时，基于指定的前导码模式来增加时钟计数。举例来说，在一些例子中，当与写入前导码2和写入前导码3模式比较时，将一个额外时钟添加到写入前导码4的计数，因为额外脉冲用于具有前导码4模式的前导码。如下文将更详细地示出，多路复用可用于调整时钟计数。

循环冗余校验(CRC)模式也可影响中间同步码计数器电路系统106所执行的计数。举例来说，当CRC模式处于作用中时，可提供数据之后的CRC代码。因此，时钟计数可受CRC模式是否处于作用中影响。CRC纳入电路系统154可调整用于此模式的计数。如下文将更详细地示出，多路复用可用于调整时钟计数。

为了进一步示出中间同步码计数电路系统106所执行的计数，图5到10是时序模拟图，示出根据本公开的实施例的根据中间同步码补偿电路系统触发的写入操作。

图5示出根据一实施例的两个突发长度16写入命令的非无间隙序列200。在CRC模式停用的情况下，写入命令使用前导码2模式。使用经门控DS信号202来导出考虑可能存在的写入命令变量的经缓冲计数。此处，输入信号可指示写入前导码2模式处于作用中。因此，经门控DS信号202的脉冲206和206'的每个集合的第一脉冲204和204'分别对应于对应写入命令的前导码。其余脉冲用于数据收集。如上文所提到，对于突发长度16写入命令，可对8个时钟循环进行计数。另外，当针对前导码使用两个脉冲的前导码4模式处于作用中和/或针对CRC使用一脉冲的CRC模式处于作用中时，可对额外时钟循环进行计数。为了实施所述计数，可利用多个网(例如网WR0 208、WR1 214、WR2 218、WR3 220、WR4 224、WR5 226、WR6230。WREndM2(写入结束减2个时钟循环)232、WREndM1(写入结束减1个时钟循环)236和/或写入结束信号68)。

如上文所提到，倒计时从写入开始信号64的断言201开始。WR0网208示出下一时钟信号210处的第一计数。还对下一时钟循环212进行计数。这在WR1网214中示出。还对下一时钟信号216进行计数，如WR2网218中所示出。

计数并不递增到WR3网220中的下一时钟循环，除非写入前导码4模式处于作用中。此处，处于写入前导码2模式，因此WR3网220保持与WR2网218相同。这可通过使用多路复用器在WR3网220中的计数器增量周围多路复用来实现。以此方式，计数在此阶段不增加，除非写入前导码4模式启用，其需要用于前导码的额外脉冲。

所述计数也递增以对下一时钟循环222进行计数，如由WR4网224所指示。当启用CRC模式时，计数将在WR5网226处递增。然而，如当前实例中所指示，计数并不递增，因为不为当前写入命令启用CRC模式。当不启用CRC模式时，这可通过在增量周围多路复用来实施。所述计数接着可递增到WR6信号230处的下一时钟循环228。

在WREndM2网232(写入结束减两个时钟循环)处，计数增加到下一时钟循环234。另外，在WREndM1网236处，计数增加到下一时钟循环238。将WREndM1网236信号发送到DQS滤波器电路系统104，在其中所述信号由经门控输出72取样。这导致写入结束信号68在下一时钟循环240的断言。如上文所提到，写入结束信号68的断言可提供关于应何时启用DQS滤波器的指示，使得下游组件不接收不确定DQS相位。

第二写入命令包含与第一写入命令相同的突发长度、前导码模式和CRC模式。因此，中间同步码计数电路系统106所执行的计数类似于对第一写入命令执行的计数。

倒计时从与第二命令相关联的写入开始信号64的断言201'开始。WR0网208示出下一时钟信号210'处的第二写入命令的第一计数。

还对下一时钟循环212'进行计数。这在WR1网214中示出。还对下一时钟信号216'进行计数，如WR2网218中所示出。

计数并不递增到WR3网220中的下一时钟循环，除非写入前导码4模式处于作用中。此处，处于写入前导码2模式，因此WR3网220保持与WR2网218相同。这可通过使用多路复用器在WR3网220中的计数器的增量周围多路复用来实现。以此方式，计数在此阶段不增加，除非写入前导码4模式启用，其需要用于前导码的额外脉冲。

所述计数也递增以对下一时钟循环222'进行计数，如由WR4网224所指示。当启用CRC模式时，计数将在WR5网226处递增。然而，如当前实例中所指示，计数并不递增，因为不为当前写入命令启用CRC模式。当不启用CRC模式时，这可通过在增量周围多路复用来实施。所述计数接着可递增到WR6信号230处的下一时钟循环228'。

在WREndM2网232(写入结束减两个时钟循环)处，计数增加到下一时钟循环234'。另外，在WREndM1网236处，计数增加到下一时钟循环238'。这导致写入结束信号68在下一时钟循环240'的断言。如上文所提到，写入结束信号68的断言可提供关于应何时启用DQS滤波器的指示，使得下游组件不接收不确定DQS相位。

现在转而参看无间隙写入的效应的论述，图6示出根据一实施例的两突发长度16写入命令的无间隙序列241。因为突发长度、前导码模式和CRC模式与图5中提供的实例相同，所以计数非常类似于图5中所描述而递增。然而，因为写入命令以无间隙方式(例如，如由到中间同步码计数器电路系统106的输入信号所指示)提供，所以写入命令之间的第一写入结束被抑制。这可通过转变重新开始信号242(例如在当前实施例中，ConsecWrRestartF信号转变成低)来实现，所述转变导致WrStart信号64断言，直到所有后续写入均完成或写入命令之间存在足够大的间隙以保证完整的写入后同步码接着完整的写入前导码(例如写入之间至少1个间隙，如由间隙输入信号所指示)为止。

如上文所提到，WrStart信号64的断言可胜过WrEnd信号68的断言。因此，通过致使WrStart信号64断言，重新开始信号242可导致写入结束断言的抑制，如244处所示出。

如上文所提到，突发长度改变也可影响计数。图7示出根据一实施例的一个突发长度16写入命令到突发长度8写入命令的非无间隙序列260。写入命令使用前导码2模式。因为突发长度、前导码模式和CRC模式对于图7的第一写入命令与图5中所提供的实例相同，所以第一写入命令的计数非常类似于图5中所描述而递增。然而，因为突发长度针对第二写入命令改变为突发长度8，所以计数对此命令不同地递增。

对于突发长度8写入命令，仅利用所述网的子集，因为相对于为突发长度16计数的8个时钟循环，仅对4个时钟循环进行计数。因此，对于具有突发长度8的第二写入命令，对第一时钟信号210'进行计数，如网WR0 208所示。对第二时钟信号212'进行计数，如网WR1 214所示。如网WREndM2 234所示，从网WR0 208移位一个时钟循环。另外，在WREndM1网236处，计数增加到下一时钟循环238'。这导致写入结束信号68在下一时钟循环240'的断言。因此，相对于在突发长度16情况下计数的8个时钟循环，在突发长度8情况下对四个时钟循环进行计数。

现在转而参看基于前导码模式来改变计数的论述，图8示出一个突发长度16写入命令到突发长度8写入命令的非无间隙序列280。序列280与图7的序列260相同，不同之处在于写入命令使用前导码4模式，其将一个额外时钟循环添加到所述命令的计数，因为额外脉冲(例如脉冲282和282')用于写入命令的前导码。添加到第一写入命令的计数的额外时钟循环由网WR3 220处的一个时钟循环移位284示出。因此，当与图7的对应时钟循环比较时，后续时钟循环各自移位一个额外时钟循环。因此，对第一写入命令的写入结束信号68断言也延迟一个额外时钟循环。

关于第二写入命令，通过使WREndM2网232从WR1网214移位一个循环，将额外时钟循环引入到所述计数。这考虑突发长度8以及前导码4模式的额外时钟循环。因此，当与图7的对应时钟循环比较时，后续时钟循环各自移位一个额外时钟循环。因此，对第二写入命令的写入结束信号68断言也延迟一个额外时钟循环。

现在转而参看对作用中CRC模式的计数修改，图9示出使用前导码2模式的两个突发长度16写入命令的非无间隙序列300，类似于图5中提供的序列200。相比于图5的序列200，在当前序列300中，启用CRC模式，使得后同步码包含CRC数据。如上文所提到，在此序列中，可对额外时钟循环进行计数，使得写入结束移出一额外时钟循环来考虑CRC数据。因此，序列300中的计数反映序列200中的计数，不同之处在于在WR5网226处对额外时钟循环302和302'进行计数，以考虑作用中CRC模式的额外时钟循环计数。这导致后续计数时钟信号中的每一者移位一个额外时钟循环，从而在写入结束信号68的断言中产生额外一个时钟循环延迟。

图10示出在CRC模式在作用中的情况下使用前导码4模式的两个突发长度16写入命令的非无间隙序列350。如可了解，在此序列350中，对所述时钟循环中的每一者进行计数(例如针对突发长度16的8个时钟循环、针对前导码4模式的1个额外时钟循环，以及针对CRC模式的1个额外时钟循环)。

使用经门控DS信号202来导出考虑可能存在的写入命令变量的经缓冲计数。此处，输入信号可指示写入前导码4模式处于作用中。因此，经门控DS信号202的脉冲206和206'的每个集合的前两个脉冲282和282'分别对应于对应写入命令的前导码。其余脉冲用于数据收集。如上文所提到，对于突发长度16写入命令，可对8个时钟循环进行计数。另外，当针对前导码使用两个脉冲的前导码4模式处于作用中和/或针对CRC使用一脉冲的CRC模式处于作用中时，可对额外时钟循环进行计数。为了实施计数，可利用多个网(例如网WR0 208、WR1214、WR2 218、WR3 220、WR4 224、WR5 226、WR6 230，WREndM2 232、WREndM1 236和/或写入结束信号68)。

如上文所提到，倒计时从写入开始信号64的断言201开始。WR0网208示出下一时钟信号210处的第一计数。还对下一时钟循环212进行计数。这在WR1网214中示出。还对下一时钟信号216进行计数，如WR2网218中所示出。

计数递增到WR3网220中的下一时钟循环284，因为写入前导码4模式处于作用中。所述计数也递增以对下一时钟循环222进行计数，如由WR4网224所指示。由于CRC模式启用，因此计数将在WR5网226处递增到下一时钟循环302。所述计数接着可递增到WR6信号230处的下一时钟循环228。

在WREndM2网232(写入结束减两个时钟循环)处，计数增加到下一时钟循环234。另外，在WREndM1网236处，计数增加到下一时钟循环238。这导致写入结束信号68在下一时钟循环240的断言。如上文所提到，写入结束信号68的断言可提供关于应何时启用DQS滤波器的指示，使得下游组件不接收不确定DQS相位。

第二写入命令包含与第一写入命令相同的突发长度、前导码模式和CRC模式。因此，中间同步码计数电路系统106所执行的计数类似于对第一写入命令执行的计数。

倒计时从与第二命令相关联的写入开始信号64的断言201'开始。WR0网208示出下一时钟信号210'处的第二写入命令的第一计数。

还对下一时钟循环212'进行计数。这在WR1网214中示出。还对下一时钟信号216'进行计数，如WR2网218中所示出。计数接着递增到WR3网220中的下一时钟循环284'，因为写入前导码4模式处于作用中。

所述计数也递增以对下一时钟循环222'进行计数，如由WR4网224所指示。由于CRC模式启用，因此计数将在WR5网226处递增到下一时钟302'。所述计数接着可递增到WR6信号230处的下一时钟循环228'。

在WREndM2网232(写入结束减两个时钟循环)处，计数增加到下一时钟循环234'。另外，在WREndM1网236处，计数增加到下一时钟循环238'。这导致写入结束信号68在下一时钟循环240'的断言。如上文所提到，写入结束信号68的断言可提供关于应何时启用DQS滤波器的指示，使得下游组件不接收不确定DQS相位。

本公开的技术效应包含准许将不确定中间同步码状态从一或多个计时信号(例如DQS、DQSF信号)滤波以减少这些中间同步码所导致的非既定锁存或其它效应的系统和方法。为了滤除这些中间同步码，补偿电路可经由系统的时序训练来确定本地写入开始时间。在本地写入开始时间后，滤波器将停用，从而允许DQS信号传播到下游组件。写入结束计数器将基于本文所述的变量来确定其中应提供DQS的时钟循环的数目。所述数目的时钟循环的倒计时指示DQS信号何时应不再传播到下游组件。因此，当时钟循环的倒计时完成时，重新激活滤波器，从而抑制DQS信号向下游组件的提供。这导致DQS信号的不确定周期的存在的抑制，从而产生下游组件的较可预测操作(例如较少的不恰当定时的数据锁存)。

尽管本公开可易有各种修改以及替代形式，但特定实施例已经在附图中借助于实例示出并且已经在本文中详细描述。然而，应理解，本公开无意限于所公开的特定形式。实际上，本公开意在涵盖属于由所附权利要求书限定的本公开的精神和范围内的所有修改、等同物和替代方案。

本文中提出并主张的技术参考且应用于具有实践本质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本发明的技术领域，且因此不是抽象的、无形的或纯理论的。此外，如果附加到本说明书的末尾的任何权利要求含有表示为“用于[执行][功能]...的装置”或“用于[执行][功能]...的步骤”的一或多个要素，那么希望根据35U.S.C.112(f)来解读此类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，预期将不会根据35 U.S.C.112(f)解读这类要素。