具体实施方式

某些实施例的以下描述本质上仅是示范性的，且绝不希望限制本发明的范围或其应用或使用。在本系统及方法的实施例的以下详细描述中，参考形成其一部分的附图，并且附图通过可在其中实践描述系统及方法的说明性特定实施例的方式来展示。足够详细地描述这些实施例以使得所属领域的技术人员能够实践当前揭示的系统及方法，并且应理解，可利用其它实施例并且可在不背离本发明的精神及范围的情况下进行结构及逻辑改变。此外，出于清楚的目的，在某些特征的详细描述对于所属领域的技术人员来说是显而易见时将不对其进行论述，以便于不使本发明的实施例的描述模糊。因此，以下详细描述不应以限制意义来理解，并且本发明的范围仅由所附权利要求书界定。

存储器装置包含数个(通常为大量)存储器单元，其在存储器阵列中布置在字线(行)及位线(列)的相交点处。存储器装置还可包含内置自测试(BIST)电路，其可用于检查存储器阵列中的存储器单元中的一或多者的操作。BIST电路可预加载有用于测试操作的指令，所述指令可作为自测试模式的部分执行。在实例测试操作中，BIST可将测试数据写入一或多个存储器单元，且接着从所述存储器单元读取回测试数据。BIST可将读取测试数据与写入所述单元的原始数据进行比较，并基于所述比较产生结果(例如，在读取测试数据与写入测试数据不匹配的情况下报告错误)。

在自测试模式期间，BIST电路通常可执行大量个别测试操作(例如，大量循序读取及写入操作)。为防止干扰测试操作，存储器可在自测试模式期间忽略外部通信。举例来说，当内部自测试启用信号有效时，存储器装置可忽略在存储器装置的外部端子处接收的命令及/或数据。在正常自测试模式期间，BIST可基于加载在BIST电路中的指令执行测试操作，并且一旦最终指令完成，就可提供指示测试操作已完成的自测试结束信号。自测试结束信号可致使BIST启用信号去激活，从而指示自测试模式已结束并再次允许外部通信。然而，一些错误可致使自测试模式的正常操作中的一或多个失败，这可致使存储器装置‘挂起’或‘锁定’，其可阻止存储器装置完成最终测试操作或提供自测试结束信号。由于装置在此状态下将继续忽略外部命令，因此具有在错误情况下终止自测试模式的独立方法可能是有用的。

本发明涉及用于自测试模式中止电路的设备、系统及方法。在存储器装置进入自测试模式时，其可产生内部BIST启用信号。在BIST启用信号有效时，BIST电路可开始测试操作。存储器还可包含独立于BIST电路的中止电路。中止电路可确定自测试模式是否未能正确终止，并且可提供中止信号，其可致使装置去激活BIST启用信号，从而结束自测试模式并允许外部通信。举例来说，中止电路可对自自测试开始以来的时间量(例如，时钟循环的数目)进行计数，并且一旦时间量达到阈值(其比正常自测试模式期间的预期测试操作长度长)，就可以发送中止信号。

图1是根据本发明的一些实施例的系统级封装(SiP)装置的横截面。SiP装置100包含存储器装置102及处理器110，其与中介层112一起被封装在封装衬底114上。存储器装置102可包含用于执行存储器装置102的测试的自测试电路，例如BIST电路。

图1的实例中所展示的存储器装置102可为高带宽存储(HBM)装置，其包含接口裸片(或逻辑裸片)104及堆叠在接口裸片104上的一或多个存储器核心裸片106。存储器装置102包含一或多个穿硅通路(TSV)108，其用于耦合接口裸片104及核心裸片106。处理器110可充当SiP 100的主机装置。

处理器110及存储器装置102两者都通过数个微凸块111耦合到中介层112。通过中介层112的通道105可将耦合到处理器110的一些微凸块111耦合到耦合到存储器装置102的微凸块111中的相应者以在存储器装置102与处理器110之间形成接口。中介层112可通过一或多个凸块(例如C4凸块113)耦合到封装衬底。封装衬底114包含凸块115，其中的一些耦合到处理器110并且其中的一些耦合到存储器装置102。直接存取(DA)凸块116通过封装衬底114及中介层112耦合到接口裸片104。

直接存取凸块116(例如，凸块115的耦合到接口裸片104的部分)可经组织成探针垫。在一些实施例中，例如测试器的外部装置可耦合到探针垫上，以便向存储器装置102发送及从存储器装置102接收与测试操作相关的信号，而所述信号不需要传递到处理器110。测试器可向存储器装置102的自测试电路提供一或多条指令。在一些实施例中，测试器可耦合到处理器110，处理器110可将指令传递给自测试电路。在一些实施例中，处理器110可产生指令并将其加载到存储器装置102中。

尽管本文描述存储器装置102的特定布局(例如，具有接口裸片104及多个堆叠芯裸片106)，但应理解，存储器装置的任何布局可用作本发明的部分。举例来说，在一些实施例中，存储器装置可为包含接口裸片104及存储器裸片106的组件的单个裸片。在一些实施例中，存储器阵列可位于接口裸片上。在一些实施例中，存储器装置可不堆叠。在一些实施例中，例如中介层112及封装衬底114的组件可被省略，并且存储器装置可不为SiP装置。

图2是根据本发明的实施例的存储器装置的框图。在一些实施例中，存储器装置200可包含在图1的存储器装置102中。

类似于图1所展示的存储器装置，存储器装置200可为HBM装置，其具有接口裸片204及一或多个核心裸片206。为清楚起见，在图2中仅展示单个核心裸片206，然而应理解，多个核心裸片206可耦合到接口裸片204(例如，可存在3或7个核心裸片206)。每一核心裸片可包含包括若干存储器单元的存储器阵列。接口裸片204通常可充当向核心裸片206的存储器阵列写入数据或从其检索数据的接口。接口裸片204还可用于执行各种其它操作，例如刷新核心裸片206中的存储器单元及/或执行测试操作作为自测试模式的部分。

为突出自测试程序的操作，仅展示接口裸片204的在测试过程中涉及到的某些组件。应理解，接口裸片204的未展示的其它组件可能在各种操作中涉及到。举例来说，展示经由多路复用器耦合以表示可沿不同信令路径路由信号的各种组件。为清楚起见，未展示控制这些多路复用器的信号以及控制此路由的逻辑电路。类似地，为清楚起见，可省略某些连接(例如，P1500垫220及/或直接存取垫216可能存取C/A电路207)。

存储器装置200包含用于存取存储器的核心裸片206及/或一或多个电路的三个不同接口端子，即，本机微凸块(uBump)205、直接存取(DA)uBumps 216及测试接口uBumps220。测试接口uBumps 220可为特定接口协议的部分，例如IEEE 1500接口(也称为P1500接口)。一般来说，测试接口uBumps 220可被称为P1500 uBumps 220(以及相关P1500操作模式、P1500电路等)，然而，应理解，在其它实例实施例中可使用其它测试接口协议。

所述装置可具有多个操作模式，其可确定存储器装置200正在通过外部端子205、216及/或220中的哪一者(如果存在)进行通信。举例来说，在复位之后，存储器可进入‘本机操作模式’，其中通过本机接口205发送及接收通信。存储器200可接收命令，所述命令可将存储器200置于直接存取(DA)模式，其中存储器200通常可通过DA端子216通信。在直接存取模式期间，通常可绕过接口裸片204的电路系统，使得可将信号直接发送到一或多个核心裸片206。存储器可接收将其置于P1500模式的命令，其中可通过P1500端子220发送及接收通信。P1500模式可用于对BIST定序器228进行编程及/或从BIST逻辑225检索数据。

在本机操作模式中，逻辑裸片可通过本机uBumps 205发送及接收信息。在一些实施例中，这些本机uBumps 205可包含在图1的uBumps 111中。本机uBumps 205可经由一或多个通道(例如，图1的105)耦合到处理器(例如，图1的处理器110)。处理器可凭借通过本机uBumps 205发送及接收信息来存取核心裸片206中的信息(例如，以执行读取或写入操作)。存储器可包含命令/地址逻辑(C/A逻辑)207，其从本机uBumps 205接收原始信号，且接着基于所述信号来操作存储器200。举例来说，C/A逻辑207可包含命令及地址解码器，其可产生用于将操作引导到特定存储器单元的一或多个内部命令信号及/或地址。处理器还可使用本机uBumps 205来执行存储器装置200的一或多个其它操作，例如启动存储器装置200的刷新模式或自测试模式。

在作为本机模式的部分的实例存取操作中，可在本机uBumps 205处接收信号，所述信号请求存取操作，例如对核心裸片206中的一或多者的存储器单元的读取操作。基于所接收信号，C/A逻辑可提供指示读取操作的命令指令以及指定待读取的存储器单元的地址，并且可在本机uBumps 205处作为称为‘AWORD’数据分组的部分被接收。AWORD可含有地址信息，其可指示待读取哪些存储器单元。举例来说，核心裸片206中的每一者可含有存储器阵列，其可包含布置在行(字线)及列(位线)的相交点处的存储器单元。AWORD可含有例如行地址及列地址的地址信息，其指定在一或多个行及列的相交点处的存储器单元。AWORD还可含有额外地址信息，例如存储体地址、特定核心裸片206的地址等。AWORD还可以包含命令信息，例如用于操作的时序的时钟信号及指示是否正在执行读取或写入操作的命令。响应于在读取命令期间的地址信息，核心芯片206可以通过以下方式做出响应：从由地址信息指定的存储器单元读取数据且接着提供所述数据作为DWORD的部分，DWORD可被提供到本机uBumps 205。

在本机模式的另一实例操作中，可在本机uBumps 205处接收信息，所述信息请求对核心裸片206中的一或多者的某些存储器单元的例如写入操作的存取操作。C/A电路207可提供指定写入操作并包含待被写入的存储器单元的地址信息的AWORD，以及含有待写入的数据的DWORD。AWORD及DWORD可被提供到核心芯片206，其可将DWORD中含有的信息写入由AWORD中的地址信息指定的存储器单元。

在一些实施例中，接口裸片204可包含串行器电路233，其沿将离开核心裸片206中的一者的DWORD耦合到本机uBumps 205的路径。在此类实施例中，接口裸片204与核心裸片206之间的连接数目可能比本机uBumps 205大得多。串行器电路233可沿第一数目个数据线(例如，从核心206)并行地接收信息，且接着沿小于第一数目的第二数目个数据线以串行方式提供所述信息(例如，到本机uBumps 205)。

在某些情况下，可能需要将存储器装置200置于自测试模式，以便确定存储器装置200的一或多个特性。装置200可包含BIST电路225，其可用于执行测试操作作为自测试模式的部分。存储器200还可包含直接测试模式，其中测试操作由外部装置(例如，测试器)产生，并且直接通过DA端子216在核心裸片206上进行。

P1500 uBumps 220耦合到测试接口电路(例如，P1500电路)224，其可解译使用P1500信号协议发送及接收的信号。举例来说，P1500电路224可将在P1500 uBump处接收的信号转译成可由存储器装置200的其它电路使用的信号，反之亦然。在P1500操作模式下，存储器装置200可通过P1500 uBumps 220接收信号，并将所述信号提供到P1500电路224。类似地，可将来自存储器装置200的信号提供到P1500电路224，其可接着经由P1500 uBumps 220将所述信号发送出存储器装置。

BIST电路225可包含BIST定序器228，其可经编程有一或多个测试指令。举例来说，BIST定序器228可包含算法模式产生器(APG)，其可在自测试模式期间从测试指令产生测试命令。举例来说，BIST定序器228可经加载有指令，所述指令致使BIST定序器228产生对第一地址的写入命令，等待设置的时间量，然后使所述地址递增1，并且以所述方式继续，直到已经达到地址的最大值为止。作为P1500操作模式的部分，可通过P1500端子220将测试指令编程到BIST定序器228中。

BIST定序器228还可产生测试数据序列(例如，一串逻辑位)以写入到核心裸片206的存储器单元。BIST定序器228可包含可用于存储待测试的存储器单元的地址以及测试序列的数个寄存器。由于BIST定序器228中的空间可能是有限的，因此可以基于指令在BIST定序器228内产生测试序列及/或地址。举例来说，BIST定序器228可对某个地址值执行测试，使所述地址值递增1，且接着再次执行测试。在一些实施例中，为节省BIST定序器228中的空间，BIST定序器228可将测试序列加载到查找表中，例如数据拓扑(DTOPO)电路230。DTOPO电路230中的每一条目可与指针值(例如，索引值)相关联，并且以类似于地址的方式BIST定序器228可产生指针值的序列。

存储器装置200可进入自测试模式，在此期间BIST电路225可基于先前加载的指令对核心芯片206执行测试操作(例如，读取及写入测试操作)。举例来说，存储器可接收致使存储器进入自测试模式的外部命令(例如，经由本机端子205及/或P1500端子)。存储器装置200可在处于自测试模式中时提供在有效电平下的自测试启用信号BISTEn。在一些实施例中，存储器200可通过经由本机端子205接收的命令被置于自测试模式。在一些实施例中，存储器200可通过经由P1500端子220接收的命令被置于自测试模式。当在自测试模式中时，BIST电路225可基于BIST定序器228中的指令来执行测试操作。

在实例写入测试操作期间，BIST定序器228可向输入缓冲器234提供地址信息(例如，一或多个行及列地址)及测试序列(例如，待写入由地址信息指定的存储器单元的数据)。在一些实施例中，BIST定序器228可向输入缓冲器234提供地址信息，并且可向DTOPO电路230提供索引信息，DTOPO电路230可向输入缓冲器234提供测试序列。

输入缓冲器电路234可为寄存器，其可存储值，且接着将其写入到核心裸片206。输入缓冲器电路234可作为先进先出(FIFO)电路操作，并且可被称为写入FIFO(WFIFO)电路234。基于从WFIFO 234提供的地址信息，可将测试序列写入到由地址信息指定的存储器单元。

在实例读取测试操作期间，BIST定序器228可提供地址信息以检索先前存储在核心裸片206中的测试序列。信息可从由地址信息指定的存储器单元读出到输出缓冲器电路235。输出缓冲器电路235通常可类似于输入缓冲器234，只是输出缓冲器235从核心芯片206接收信息，且接着将其提供到接口芯片204的其它电路。输出缓冲器235可为读取FIFO(RFIFO)电路235。

错误捕捉存储器(ECM)电路232可用于基于读取测试序列产生结果信息。ECM电路232可耦合到提供到输入缓冲器234的地址信息及测试序列，并且更包含一或多个寄存器，其用于存储写入测试序列以及关于测试序列被写入到哪个存储器单元的地址信息。当执行读取操作时，ECM电路232可将来自输出缓冲器235的读取测试序列与作为较早写入操作的部分写入到所述存储器单元的测试序列进行比较，并且可基于所述比较产生结果信息。ECM电路232可接着向P1500电路224提供结果信息(例如，哪些存储器单元失效、作为什么测试的部分等等)，P1500电路224接着可通过P1500 uBumps将结果信息从存储器提供出来。

在装置处于自测试模式时(例如，在BISTEn信号有效时)，为防止干扰测试操作，存储器200可忽略沿输入端子205、216及220的通信。当BIST电路225完成执行测试操作并且准备好提供来自ECM电路232的结果时，BIST电路225可发信号表示其已经完成。接着，存储器200可退出自测试模式(例如，通过将信号BISTEn返回到无效电平)。如本文更详细地描述，存储器200还可包含中止电路226，其可独立地用于使存储器200从自测试模式退出。举例来说，中止电路226可跟踪存储器200已经处于自测试模式的时间量，并且可在时间超过阈值时提供信号ABORT。响应于信号ABORT，存储器200可退出自测试模式。在一些实施例中，如果使用信号ABORT，那么可产生错误报告。

除本机模式及P1500模式之外，存储器装置200还可进入DA模式。在一些场景中，可能希望绕过SiP封装的其它组件(例如，例如图1的处理器110)以直接从存储器装置200发送及接收信号。在装置处于DA模式中的一者时，可沿着DA uBumps 216发送及接收信号，所述信号可绕过SiP的其它组件以允许外部装置(例如，测试器电路、探针)直接从存储器装置200发送及接收信号。这可涉及激活DA启用信号。举例来说，DA uBumps 216中的一者可用作DA启用引脚，并且当在DA启用引脚处接收例如逻辑高的DA启用信号时，存储器可转变到DA1500模式。在DA直接模式中，除沿DA uBumps 216而不是本机uBumps 205提供信息之外，存储器装置200可以类似于本机模式的方式操作。

举例来说，在DA direct模式中，DA uBumps 216可以类似于本机模式的方式接收(及/或提供)AWORD及DWORD。在一些实施例中，DA uBumps 216可少于本机uBumps 205。为模拟沿本机uBumps 205的信号的操作，可使用反序列化器电路222。反序列化器电路222可从DA uBumps 216接收AWORD及DWORD，接着将所接收串行数据分割成数个并行通道。在一些实施例中，反序列化器电路222可将AWORD及DWORD分割成数个并行通道，以模拟由本机uBumps205沿其接收的AWORD及DWORD的通道的数目。

在DA direct模式中，AWORD及DWORD可在DA uBumps 216处接收，提供到反序列化器电路222，且接着提供到核心裸片206。类似地，在DA direct模式中，AWORD及DWORD可从芯模206提供到DA uBumps。以此方式，在处于DA direct模式时，存储器装置200可通过DAuBumps以类似于存储器200在本机模式下将通过本机uBumps 205操作的方式来操作。

图3是根据本发明的一些实施例的测试及中止电路的框图。图3展示存储器装置的一部分300，在一些实施例中，所述存储器装置可包含在图1的接口芯片104及/或图2的存储器装置200中。部分300是可用于激活及停止自测试模式的电路及信号的简化视图。为清楚起见，已在图3中省略图1到2中描述的某些组件及操作。

部分300包含BIST逻辑电路304。BIST逻辑电路304可包含用于执行测试操作的各种组件。在一些实施例中，BIST逻辑电路304可包含在图2的BIST电路225中。当BIST逻辑电路304接收有效电平(例如，高逻辑电平)下的启用信号BISTEn时，BIST逻辑电路304可执行测试操作。举例来说，BIST逻辑电路304可经编程以将一或多个数据模式写入到各种存储器单元，从所述存储器单元读取数据，并比较写入信息与读取信息。此过程可能相对耗时。举例来说，测试操作可能花费大约10秒。在其它实例中，可使用其它长度的测试操作。

部分300包含C/A逻辑电路302。C/A逻辑电路302可表示在存储器的时序及操作中涉及到的存储器的各种电路。举例来说，C/A逻辑电路302可包含输入/输出电路、控制逻辑、刷新电路系统等。C/A逻辑电路302接收外部命令，例如通过一或多个外部端子(例如，通过图2的本机端子205及/或图2的P1500端子220)。C/A逻辑电路302可接收外部命令，或以其它方式决定存储器300应进入自测试模式。为指示自测试模式的开始，C/A逻辑电路302可开始提供在有效电平下的BIST启用信号BISTEn。

为防止对测试操作的干扰，C/A逻辑电路302可在启用信号BISTEn为有效时忽略外部命令。举例来说，C/A逻辑电路302可接收指示其开始自测试模式的第一外部命令。C/A逻辑电路302可开始提供在有效电平下的信号BISTEn。当BISTEn在有效电平下时，C/A逻辑电路302可接收第二外部命令(例如，以从一或多个存储器单元读取数据)。然而，由于信号BISTEn有效，C/A逻辑电路302可忽略第二外部命令。

部分300还可包含时钟电路308。时钟电路308可提供BIST时钟信号BIST_CLK。在一些实施例中，时钟信号BIST_CLK可基于系统时钟，例如存储器装置的时钟CLK。时钟信号BIST_CLK可为具有可预测时序的周期性信号(例如，在高逻辑电平与低逻辑电平之间交替)。时钟信号BIST_CLK可用于控制测试操作的时序。在一些实施例中，时钟电路308还可接收启用信号BISTEn，并且仅可在启用信号BISTEn有效时提供时钟信号BIST_CLK。

BIST逻辑304可由处于有效电平的BIST启用信号BISTEn激活，并且一旦被激活就可执行测试操作。BIST电路304可加载有一或多个测试指令。利用基于BIST时钟BIST_CLK的时序，BIST逻辑304可在BIST启用信号BISTEn处于有效电平时开始执行所述指令。举例来说，指令可致使BIST电路304执行例如沿命令/地址C/A总线向存储器核心裸片读取或写入信息的测试操作。一旦BIST逻辑电路304完成执行所存储指令，BIST逻辑电路304就可提供在有效电平(例如，高逻辑电平)下的BIST结束信号BIST_End。C/A逻辑302可接收信号BIST_End，并且响应于在有效电平下的信号BIST_End，可去激活BIST启用信号(例如，通过提供在低逻辑电平下的信号BISTEn)。

可能存在BIST电路304无法正确提供结束信号BIST_End的一些情形。举例来说，BIST电路304在执行指令行中的一或多者时可能遇到致使其‘挂起’或‘冻结’的内部错误。由于BIST电路304可在其到达指令末尾时提供在有效电平下的结束信号BIST_End，因此如果BIST电路304没有到达指令的末尾，那么其可能无法正确提供BIST_End信号。在其它实例中，可存在使BIST电路304正确提供结束信号BIST_End的其它原因。

为防止当BIST电路304无法正确提供结束信号BIST_End时测试条件无限期地继续，存储器还可包含中止逻辑电路306。中止逻辑电路306可表示独立路径，其可用于在BIST逻辑电路304无法正确提供结束信号BIST_End的情况下停止测试操作。中止逻辑电路306可使用一或多个条件来确定BIST逻辑电路304是否未能正确提供结束信号BIST_End，并且如果是，那么提供在有效电平下的信号ABORT。响应于信号ABORT处于有效电平，C/A逻辑302可去激活启用信号BISTEn，这可停止测试操作并且可致使C/A逻辑302再次开始从外部端子接收命令。

在一些实施例中，中止逻辑电路306可使用测试操作的预期完成时间来确定何时提供在有效电平下的ABORT信号。举例来说，中止逻辑电路306可对自测试操作开始以来过去的时间进行计数，并且一旦过去的时间超过阈值就提供在有效电平下的信号ABORT。阈值可基于执行测试操作的预期时间量，加上某个缓冲时间量以允许测试操作的运行时间的变化。

为跟踪过去的时间，中止逻辑电路306可包含计数器电路310，其可基于BIST时钟BIST_CLK对时间进行计数。举例来说，每当接收BIST_CLK的上升沿时，计数器电路310可改变(例如，递增)计数值ABORT_CNT。中止逻辑电路306可包含比较器电路312，其将计数值ABORT_CNT与阈值Threshold进行比较。阈值可存储在存储器300上(例如，在中止逻辑306的寄存器中，在存储器300的模式寄存器中)，或可‘硬连线’到中止逻辑306中。在一些实施例中，可基于加载到BIST逻辑电路304中用于自测试(例如，基于数个测试操作)的指令来确定阈值。在一些实施例中，阈值可与测试指令一起加载到存储器中。

当计数值ABORT_CNT匹配或超过阈值时，可由比较器电路312提供在有效电平下的信号ABORT。响应于ABORT信号处于有效电平(或，在一些实施例中，响应于信号BISTEn下降到无效电平)，可复位计数值(例如，到0)。在一些实施例中，计数器可在信号BISTEn变为有效时开始计数。在一些实施例中，时钟信号BIST_CLK仅可在BISTEn有效时提供，并且计数器可对BIST_CLK的所有上升沿进行计数。

图4是根据本发明的一些实施例在正确提供测试结束信号的测试操作期间的信号的时序图。图4展示例如图3的存储器装置的部分300的存储器装置中的操作的时序图400。特定来说，时序图400展示在BIST电路正确发送结束信号的情况下存储器的操作。

在初始时间t0，信号BISTEn上升到有效电平以指示测试操作应开始。在图4的实施例中，时钟信号BIST_CLK与启用信号相关，因此在t0之后不久，时钟信号BIST_CLK开始振荡。响应于时钟信号BIST_CLK的上升沿，中止电路中的计数器可递增。在启用信号BISTEn有效时，计数器可针对时钟信号BIST_CLK的每一上升沿递增。每当计数器递增时，可将其与阈值(其在此案例中为数字‘N’)进行比较，以确定是否应提供在有效电平下的ABORT信号。

在第一时间t1，测试操作可结束(例如，因为BIST电路到达其指令的末尾)，并且BIST电路可提供在有效电平下的信号BIST_End。此时，中止计数器值是一个小于阈值计数N的数字L。因此，信号ABORT保持在无效电平。信号BIST_End处于有效电平可致使在无效电平下提供信号BISTEn，这又可复位中止计数器的值。

图5是根据本发明的一些实施例的在其中未正确提供测试结束信号的测试操作期间的信号的时序图。图5的时序图500通常可类似于图4的时序图，除在图5的时序图中BIST电路冻结并且不会正确提供在有效电平下的BIST_End信号外。为简洁起见，将不再关于图5描述与已经关于图4描述的那些特征及信号类似的特征及信号。

在第一时间t1(其可与图4的时序图400相同的第一时间t1)，可预期测试操作应已结束。然而，在时序图500中，信号BIST_End在时间t1保持无效。因此，启用信号BISTEn可在t1之后保持有效，并且可继续提供时钟信号BIST_CLK。在第二时间t2，中止计数器可达到值N，其为中止逻辑电路的阈值。由于计数值N与阈值匹配，因此在时间t3，中止电路可开始提供在有效电平下的信号ABORT。响应于在有效电平下的信号ABORT，可在无效电平下提供信号BISTEn。这可复位中止计数器，并且还致使信号ABORT下降到无效电平。这可结束自测试模式并复位自测试电路，这允许继续正常操作，即使BIST电路未指示测试操作已完成。

图6是根据本发明的一些实施例的中止测试操作的方法的流程图。在一些实施例中，方法600可使用图1到3中描述的电路中的一或多者来实施。

方法600通常可从框610开始，框610描述进入自测试模式并激活自测试启用信号。举例来说，存储器装置可包含一或多个自测试电路，例如内建自测试(BIST)电路(例如，图2的225及/或图3的304)。在一些实施例中，存储器装置可接收将装置置于自测试模式的外部命令。在一些实施例中，存储器装置可包含内部逻辑，其指示存储器装置通过进入自测试模式来开始自测试操作。BIST电路可加载有一或多个指令，其可含有用于一或多个测试操作的指令。在自测试模式期间，BIST电路可基于指令执行一或多个测试操作。举例来说，BIST电路可将测试数据写入到存储器阵列的存储器单元，从所述存储器单元读取数据，且接着比较写入数据与读取数据。BIST电路可基于测试结果产生结果文件。

框610之后通常可为框620，其描述对在自测试模式期间提供测试时钟的次数进行计数。测试时钟可用于控制作为自测试模式的部分执行的测试操作的时序。在一些实施例中，测试时钟可由自测试启用信号激活，并且测试时钟仅可在自测试启用信号有效时提供。在一些实施例中，可提供测试时钟，而不考虑自测试启用信号。存储器装置的中止电路(例如，图3的中止电路306)可包含对测试时钟进行计数的计数器。举例来说，计数器可响应于时钟信号的每一上升沿而使计数值递增。每当更新计数值时，比较器电路可将计数值与阈值进行比较。

框620之后通常可为框630，其描述响应于计数值超过阈值而结束自测试模式。在一些实施例中，可响应于计数值达到或超过阈值而结束自测试模式。当中止电路中的比较器确定计数值达到/超过阈值时，可提供在有效电平下的ABORT信号。响应于在有效电平下的ABORT信号，可将自测试启用信号返回到无效电平。在一些情况下，BIST电路可达到测试操作的末尾，并且可提供在有效电平下的自测试结束信号。响应于在有效电平下的自测试结束信号，可将自测试启用信号返回到无效电平。响应于自测试启用信号下降到无效电平，可复位计数器(例如，到0)。在自测试启用信号为有效时，存储器装置可忽略外部信号。响应于自测试启用信号变为无效，存储器装置可再次开始响应外部信号。在一些实施例中，如果在有效电平下提供ABORT信号(例如，因为在正确的时间提供了自测试结束信号)，那么BIST电路可产生错误报告，例如错误代码或错误旗标。

当然，应了解，本文描述的实例、实施例或过程中的任一者可与一或多个其它实例、实施例及/或过程组合，或者根据本系统、装置及方法，在单独装置或装置部分当中分离和/或执行。

最后，以上论述意在仅说明本系统，并且不应被解释为将所附权利要求书限于任何特定实施例或实施例群组。因此，尽管已经参考示范性实施例对本系统进行详细描述，但还应了解，在不背离如随后在所附权利要求书中阐述的本系统的更广泛及预期的精神及范围的情况下，所属领域的一般技术人员可设计出众多修改及替代实施例。因此，说明书及图式应以说明性方式来看并且不希望限制所附权利要求书的范围。