阅读说明：本技术 Zq校准时间的缩减 (Reduction of ZQ calibration time ) 是由 佐藤康夫 何源 于 2019-07-09 设计创作，主要内容包括：本发明公开一种存储器系统,其包含具有预定阻抗的外部校准装置及具有用于选择性连接到所述外部校准装置的第一垫的第一存储器装置。所述第一存储器装置还包含具有可编程的阻抗的内部校准装置及连接到所述内部校准装置的第二垫。所述系统进一步包含第二存储器装置,所述第二存储器装置具有用于选择性连接到所述第一存储器装置的所述第二垫的第三垫。处理装置可操作地耦合到所述第一存储器装置及所述第二存储器装置。所述处理装置基于所述外部校准装置对所述第一存储器装置的所述内部校准装置的所述阻抗进行编程,且基于所述第一存储器装置的所述内部校准装置的所述阻抗对所述第二存储器装置中的端接组件的阻抗进行编程。(A memory system includes an external calibration device having a predetermined impedance and a first memory device having a first pad for selective connection to the external calibration device. The first memory device also includes an internal calibration device having a programmable impedance and a second pad connected to the internal calibration device. The system further includes a second memory device having a third pad for selective connection to the second pad of the first memory device. A processing device is operably coupled to the first memory device and the second memory device. The processing device programs the impedance of the internal calibration device of the first memory device based on the external calibration device and programs an impedance of a termination component in the second memory device based on the impedance of the internal calibration device of the first memory device.)

具体实施方式

本公开针对包含多个存储器装置的存储器系统。存储器系统还可包含共同耦合到多个存储器装置的连接垫(本文中也被称为“ZQ垫”)。ZQ垫可连接到具有固定预定阻抗的外部基准校准装置。多个存储器装置可包含第一存储器装置，所述第一存储器装置使用外部基准校准装置来校准相应第一存储器装置中的连接端子及内部基准校准装置。多个存储器装置还可包含第二存储器装置，所述第二存储器装置使用第一存储器装置中的相应内部基准校准装置来校准对应第二存储器装置中的连接端子。

图1为根据本技术的存储器系统的框图。参考图1，通过实例且非限制性，将参考存储器系统100描述本公开的存储器系统。存储器系统100可为易失性存储器(例如，SRAM或DRAM)，或非易失性存储器(例如，快闪存储器或铁电存储器)。在一个实施例中，存储器系统100可为双数据速率(DDR)存储器，例如低功率双数据速率4(LPDDR 4)或低功率双速率5(LPDDR 5或LP5)存储器。存储器系统100可经布置为计算装置的组件，例如膝上型计算机、台式计算机、蜂窝式或其它移动装置、桌上型计算机、个人数字助理等。存储器系统100可安装在适当的存储器狭槽中或以其它方式与计算装置互连，以使得通信可通过存储器系统100的封装108(即，存储器模块)上的引脚发生。包含存储器系统100的计算装置通常可包含一或多个处理器(图1中未展示)。在各种实施方案中，(多个)处理器可为单核的，或多核的.通常，存储器系统100在较大系统中充当无源装置，接收且执行从处理器或处理器核心接收的命令。此处，计算装置可包含总线接口124，横跨所述总线接口，存储器系统100与处理器或处理器核心可进行通信。如图1中所展示，总线接口124可包含地址总线128、数据总线132及命令总线136。图1通过实例且非限制性来将这些各种总线展示为单独组件。在一些情况下，总线接口124可多路复用这些单独总线中的两个或多于两个。例如，在一些实施方案中，地址总线128及命令总线136可经时分多路复用，使得这些总线在不同的时间片中使用相同的物理线。

存储器系统100可与一或多个存储器控制器140相关联，所述存储器控制器140经配置以提供往返存储器系统100的数据通信。存储器控制器140可包含横跨总线接口124进行通信的前端144。类似地，存储器控制器140可包含与存储器系统100通信的后端148。每一存储器控制器140可横跨单独的存储器总线152进行通信，所述存储器总线将存储器控制器140的后端148耦合到与存储器系统100相关联的存储器装置104中的一或多个。与给定控制器140相关联的每一存储器总线152可包含地址、数据及控制线，所述地址、数据及控制线共同地耦合在控制器140与其通信的各种存储器装置104。每一存储器总线152可另外包含个别芯片选择线156，所述芯片选择线可选择性地断言以使得存储器装置104中的一者能够横跨共用地址、数据及控制线发送或接收数据。通过个别芯片选择线156及共用地址、数据及控制线的组合，与给定控制器140相关联的存储器总线152在控制器与控制器140和其通信的各种存储器装置104中的每一个之间提供独立通信路径。

根据各种实施例，存储器系统100可包含可布置在一或多个半导体组件(例如，半导体裸片)上的多个存储器装置104。在一些实施例中，每一存储器装置104可对应于半导体组件，例如半导体裸片。然而，在其它实施例中，多个存储器装置104可安装在半导体组件上。存储器系统100的封装108可含有且互连包含存储器装置104的半导体组件。封装108可提供多个外部引脚，所述外部引脚耦合到布置在封装108的内部上的接触垫。引脚及垫可例如，在存储器装置104与存储器系统100耦合到的更大系统之间提供电耦合，如上文所论述。另外，引脚及垫可提供与其它组件的电气连接。例如，ZQ垫及对应引脚可连接到外部基准校准装置，例如，电阻器。

在操作中，处理器或处理器核心通过首先横跨总线接口124发送命令向存储器系统100发送命令。存储器控制器140接收来自横跨总线接口124的命令，且将命令路由到存储器系统100上的适当存储器装置104。此处，存储器控制器140断言适当的芯片选择线156并横跨存储器总线152的共用地址、数据和控制线发送命令。适当的存储器装置104接收来自存储器控制器140的命令，且最初通过命令解码器160的操作来处理所述命令。命令解码器160可经配置以辨识多个命令，所述多个命令对应于可由存储器装置104执行的各种操作。在下面的论述中，描述校准命令，以便更具体地说明本公开的某些实施例。然而，应了解，命令解码器160通常经配置以辨识并解码本文中未具体论述的多个命令，例如发送到存储器阵列164的读取/写入命令。为了清晰及简洁起见，省略对那些各种命令的论述以及图式中对与那些命令有关的特定组件的说明。

在一些实施例中，校准命令可指示存储器装置104的控制器190校准端接组件188的每一末端的阻抗。在一些实施例中，端接组件可为裸片上端接(ODT)电路。众所周知，可调整ODT电路以提供关于所连接数据总线的匹配阻抗。在图1中，独立于输出缓冲器176描绘端接组件188。然而，输出缓冲器也可能包含端接组件188作为输出缓冲器的一部分。在此类状况下，ODT操作由输出缓冲器的至少一部分执行。为了清晰起见，将关于端接组件188论述本公开的示范性实施例。然而，所属领域的普通技术人员将认识到说明还适用于端接组件188为输出缓冲器176的一部分的状况。

在接收时，命令解码器160将校准命令路由到控制器190，控制器190可经配置以基于由校准命令指示的校准程序来调整端接组件188中的末端的阻抗。可需要校准端接组件188中的末端的阻抗，因为末端的阻抗可由于操作条件的改变(例如，在存储器系统100的操作期间发生的温度改变)而变化。在一些实施例中，端接组件188的每一末端可包含一组上拉及下拉晶体管，所述晶体管由控制器190控制(例如，启用(接通)或禁用(关断))。控制器190分别基于上拉代码信号及下拉代码信号启用/禁用上拉及下拉晶体管，以使得端接组件188且因此输出缓冲器176的阻抗匹配所连接数据汇流排的阻抗。以此方式，避免由阻抗失配所致的信号反射。

端接组件188可包含用于每一数据输入/输出端子的一或多对上拉单元及下拉单元。例如，在图2的所说明实施例中，端接组件188包含用于一个数据输入/输出端子(或数据位)DQ的七个上拉单元PU0到PU6及七个下拉单元PD0到PD6。上拉单元PU0到PU6中的每一个具有相同电路配置，所述电路配置包含一组上拉晶体管，如所属领域中已知的。类似地，下拉单元PD0到PD6中的每一个具有相同电路配置，所述电路配置包含一组下拉晶体管，如所属领域中已知的。上拉单元PU0到PU6及下拉单元PD0到PD6的输出节点可经由电阻器R共同连接到对应数据输入/输出端子DQ。

图3A及3B分别说明上拉单元电路及下拉单元电路的示范性实施例。转向图3A，上拉单元PU包含七个N沟道MOS晶体管TNU0到TNU6(其为平行连接)，及电阻器RW及RAL。替代地，上拉单元PU可包含P沟道MOS晶体管。晶体管TNU0到TNU6的漏极可共同连接到电源线VL，所述电源线供应电源电势VDDQ。晶体管TNU0到TNU6的源极可经由电阻器RW及RAL连接到数据输入/输出端子DQ。电阻器RW可由钨丝等制成，且例如，可为约120欧姆。电阻器RAL可由铝线等制成，且例如，可为小于或等于1欧姆的小电阻器。

代码控制信号DCODEPU的位DCODEPU0到DCODEPU6分别供应到晶体管TNU0到TNU6的栅极电极。因此，七个晶体管TNU0到TNU6可基于代码控制信号DCODEPU的值以选择性地接通或关断的方式来控制。如图3A中所展示，代码控制信号DCODEPU通过逻辑地组合(通过使用“与”门电路)代码信号CODEPU中的每一位及内部数据位DATA来生成。当内部数据位DATA处于低电平时，代码控制信号DCODEPU的所有位DCODEPU0到DCODEPU6均处于低电平，而不管代码信号CODEPU的值如何。因此，所有晶体管TNU0到TNU6被设置为关断。当内部数据位DATA处于高电平时，代码控制信号DCODEPU的值与代码信号CODEPU的值相同。因此，基于代码控制信号DCODEPU的个别位值，晶体管TNU0到TNU6经选择性地接通或关断。上拉单元PU及因此数据输入/输出端子DQ的阻抗可根据代码信号CODEPU的值进行调整。

转向图3B，下拉单元PD包含七个N沟道MOS晶体管TND0到TND6(其经并联连接)，及电阻器RW及RAL。晶体管TND0到TND6的源极可共同地连接到电源线SL，所述电源线供应接地电势VSSQ。晶体管TND0到TND6的漏极可经由电阻器RW及RAL连接到数据输入/输出端子DQ。

代码控制信号DCODEPD的位DCODEPD0到DCODEPD6分别供应到晶体管TND0到TND6的栅极电极。因此，七个晶体管TND0到TND6可基于代码控制信号DCODEPD的值以选择性地接通或关断的方式来控制。如图3B中所展示，代码控制信号DCODEPD通过逻辑地组合(通过使用“与”门电路)代码信号CODEPD中的每一位及反转内部数据位DATA来生成。当内部数据位DATA处于高电平时，代码控制信号DCODEPD的所有位DCODEPD0到DCODEPD6处于低电平，而不管代码信号CODEPD的值如何。因此，所有晶体管TND0到TND6被设置为关断。当内部数据位DATA处于低电平时，代码控制信号DCODEPD的值与代码信号CODEPD的值相同。因此，基于代码控制信号DCODEPD的个别位值，晶体管TND0到TND6经选择性地接通或关断。类似于上拉单元，下拉单元PD及因此数据输入/输出端子DQ的阻抗可根据代码信号CODEPD的值进行调整。所属领域的普通技术人员理解端接组件188中的上拉及下拉单元的配对配置及操作，且因此，为了简洁起见，将不进一步论述上拉及下拉单元的配置及操作。

转向图1，在一些实施例中，校准电路192基于具有已知阻抗的基准校准装置的阻抗测量值设置(或校准)端接组件188中的每一末端的阻抗值。例如，如在图1中所展示，存储器系统100的封装108可包含外部引脚116(本文中也被称为ZQ引脚116)，外部引脚耦合到具有已知阻抗的基准校准装置。在所说明示范性实施例中，基准校准装置可为具有已知阻抗值RZQ(例如，电阻)的电阻器120(本文中也被称为ZQ电阻器120)。在一些实施例中，RZQ的值可为例如240欧姆±1％。代码信号CODEPU及CODEPD可由校准电路192基于ZQ电阻器120的阻抗测量值来生成。因为ZQ电阻器120位于封装108外部，所以ZQ电阻器120的阻抗通常为稳定的，而不管例如存储器装置104的温度等操作条件如何。ZQ电阻120经由相应存储器装置104中的ZQ垫112耦合到一或多个存储器装置104。

在技术的示范性实施例中，对应于上拉单元PU0到PU6的代码信号CODEPU的阻抗目标值为ZQ电阻器120值的两倍，且可为例如2RZQ。对应于下拉单元PD0到PD6的代码信号CODEPD的阻抗目标值为ZQ电阻器120的值，且例如，可为RZQ。当然，分别用于上拉及下拉单元的目标阻抗值2RZQ及RZQ并非限制性，且其它实施例可具有用于上拉及下拉单元中的任一个或两个的不同目标阻抗。在一些实施例中，存储器装置104中的一或多个可在下文较详细描述的阻抗校准过程中使用ZQ电阻器120。

在一些实施例中，作为校准端接组件188的阻抗的校准命令的一部分，由校准电路192生成的已知电流经由ZQ引脚116通过ZQ电阻器120，且在ZQ垫112处测量对应于ZQ电阻器120的阻抗的电压。ZQ电阻器120的阻抗表示端接组件188的每一末端在其耦合到数据总线上经历的阻抗。校准电路192在ZQ垫112处获取所测量电压，并将所述电压与对应于端接组件188中的每一末端的所要阻抗的内部基准电压进行比较。然后，可使用比较的结果来调整校准电路系统以在ZQ垫112处增加或降低电压，以便使ZQ引脚116电压较接近于基准电压。比较过程生成代码信号CODEPU及CODEPD，所述代码信号可用于启用/禁用与端接组件188相关联的各种上拉及下拉晶体管(本文中还被描述为编程端接组件)以调整其阻抗以便匹配与所连接数据总线的阻抗。

图4A说明校准电路192的示范性实施例，所述校准电路可生成代码信号CODEPU及CODEPD，所述代码信号用于对相应存储器装置104的端接组件188中的末端进行编程。如图4A中所示出，下拉单元PDR1的输出节点经由ZQ垫112连接到外部ZQ电阻器120，及比较器电路COMPD。比较器电路COMPD响应于校准命令信号CAL的激活，将ZQ垫112处的电势与参考电势VREFDQ进行比较，并基于其结果生成上下信号UDD。参考电势VREFDQ的值经设置为值，所述值将为下拉单元赋予所要阻抗。在此状况下，使用1/2VDDQ的参考电势VREFDQ，以便获得端接组件188中的下拉单元PD0到PD6的RZQ所要阻抗。上下信号UDD供应到计数器电路CNTD，且基于上下信号UDD，增加或降低代码信号CODEPD(其为计数器电路CNTD的多位计数值)。计数器电路CNTD的增加或降低与更新信号UPDATED同步执行。如果激活校准信号CAL，那么与内部时钟信号ICLK同步由定时发生电路TMD生成更新信号UPDATED。比较器电路COMPD执行ZQ垫112处的电势与参考电势VREFDQ之间的比较，直到ZQ垫112处的电势及参考电势VREFDQ在预定值内及/或计数器电路CNTD进入抖动状况(例如，上下信号UDD上的上下之间的振荡)。一旦比较结果在预定值内及/或达到抖动条件，计数器电路CNTD可产生信号ENDPD以指示代码信号CODEPD处于经校准值(本文中也被称为“经校准代码信号CODEPD”)。换句话说，代码信号CODEPD处于能将端接组件188中的下拉单元编程为匹配所连接数据总线的阻抗的值。计数器电路CNTD维持经校准代码信号CODEPD值直到下一校准周期。

为了校准代码信号CODEPU，本技术的示范性实施例可使用已用经校准代码信号CODEPD编程的下拉单元。如在图4A中所展示，在对下拉单元PDR1进行编程之后，将经校准代码信号CODEPD拷贝到下拉单元PDR0。当然，在校准过程期间，计数器电路CNTD也可用中间代码信号CODEPD更新下拉单元PDR0，同时将更新发送到下拉单元PDR1。基于经校准代码信号CODEPD，下拉单元PDR0中的适当晶体管经接通或关断(编程)来设置(或校准)阻抗，所述阻抗在此状况下为RZQ。然后，用所要阻抗编程的下拉单元PDR0可用于确定经校准代码信号CODEPU。

如图4A中所展示，上拉单元PUR0及下拉单元PDR0经由相应电阻器连接在共用连接点A处。连接点A连接到比较器电路COMPU，所述比较电路响应于校准信号CAL的激活，将连接点A的电势与参考电势VOH进行比较，且基于其结果生成上下信号UDU。上下信号UDU经供应到计数器电路CNTU，且代码信号CODEPU(其为计数器电路CNTU的计数值)基于上下信号UDU增加或降低。计数器电路CNTU的增加或降低与更新信号UPDATEU同步执行。如果校准信号CAL及端信号ENDPD被激活，那么由定时发生电路TMU与内部时钟信号ICLK同步生成更新信号UPDATEU。比较器电路COMPU执行点A处的电势与参考电势VOH之间的比较，直到点A处的电势及参考电势VOH在预定值内及/或计数器电路CNTD进入抖动状况(例如，上下信号UDU上的上下之间的振荡)。在图4A的示范性实施例中，参考电势VOH可为1/2VDDQ。一旦比较结果在预定值内及/或达到抖动状况，计数器电路CNTU维持最后代码信号CODEPU作为经校准代码信号CODEPU，并使用经校准代码信号CODEPU对与端接组件188相关联的上拉晶体管进行编程。在此状况下，上拉单元PUR0及与端接组件188相关联的上拉晶体管的阻抗值经设置(或校准)以匹配ZQ电阻器120的值(例如，RZQ)。

上文所描述校准程序确定存储器装置104中的经校准代码信号CODEPU及CODEPD。然而，如上文所论述，多于一个存储器装置104可共享ZQ引脚116。因为多个存储器装置104可共享单个ZQ引脚116，在多个存储器装置104同时执行ZQ校准操作时可发生争用问题。例如，在存储器装置104与单独的存储器控制器140通信的图1的配置中，两个存储器控制器140可能向其相应存储器装置104发出校准命令以同时执行相应校准操作。为了防止在ZQ引脚116上发生争用问题，每一控制器190可包含仲裁器电路196以解决所述争用。例如，来自多个存储器装置104的仲裁器电路196可共享数据总线(未展示)并使用令牌环来防止存储器装置104存取ZQ引脚116，直到存储器装置104的仲裁器电路196具有令牌为止。另一方法防止争用问题为测量ZQ引脚116的电势，以查看另一存储器装置104是否正在存取ZQ引脚116，且如果另一存储器装置正在存取ZQ引脚，那么在尝试连接到ZQ引脚116之前等待预定时间。由于所属领域的技术人员理解仲裁器电路，为了简洁起见，将不再进一步论述仲裁器电路，除非有必要描述本技术的示范性实施例及/或描述非常规仲裁器电路及方法。

如上文所论述，每一封装108可具有多于一个半导体组件，例如裸片。例如，在一些实施例中，封装108可具有16个半导体组件(例如，裸片)，所述半导体组件可各自具有存储器装置104。16个存储器装置104的ZQ垫112可连接到封装108上的共用ZQ引脚116，且仲裁器电路196可确保多个存储器装置104不同时执行ZQ校准，如上文所论述。然而，因为存在16个存储器装置104，所以连续执行所有16个ZQ校准可会变得非常长。因此，在本技术的示范性实施例中，存储器装置104经配置使得可并行执行多个存储器装置104之间的ZQ校准过程的至少一些部分。

例如，图4A的校准电路192说明校准电路的实施例，所述校准电路允许通过包含可充当其它存储器装置104的基准校准装置的第二上拉单元PUR1并行地执行校准。在上拉单元校准过程完成之后，将经校准代码信号CODEPU从上拉单元PUR0拷贝到上拉单元PUR1。当然，上拉单元PUR1可连接到计数器电路CNTU，使得在校准过程期间同时用中间代码信号CODEPU更新上拉单元PUR0及PUR1两者。一旦用经校准代码信号CODEPU编程，上拉单元PUR1的阻抗对应于RZQ。因为上拉单元PUR1的阻抗为已知的，所以上拉单元PUR1可用作基准校准装置，用于校准其它存储器装置104中的下拉单元。

例如，如在图4A中所见，上拉单元PUR1可经由电阻器连接到内部垫114。内部垫114(本文中也被称为ZQI垫114)可准许存储器装置104之间的互连(例如，裸片间连接)。例如，在一些实施例中，一或多个存储器装置(本文中被称为“次级”存储器装置且在图1中经识别为SEC)的ZQ垫可经由初级存储器装置的ZQI垫114连接到另一存储器装置(本文中被称为“初级”存储器装置且在图1中识别为PRI)的内部基准校准装置(例如，上拉单元PUR1)。例如，如在图1中所见，次级存储器装置104(2)的ZQ垫112可连接到初级存储器装置104(1)的ZQI垫114，且初级存储器装置104(1)的ZQ垫112可连接到ZQ电阻器120。类似地，次级存储器装置104(n)的ZQ垫112可连接到初级存储器装置104(n-1)的ZQI垫114，且初级存储器装置104(n-1)的ZQ垫112可连接到ZQ电阻器120。在图1的实施例中，存储器装置104(1)及104(n-1)为初级存储器装置，因为其连接到外部基准校准装置(例如，ZQ电阻器120)且存储器装置104(2)及104(n)为次级存储器装置，因为其连接到位于初级存储器装置(例如，上拉单元PUR1)中的内部基准校准装置。因为校准电路192连接到ZQ电阻器120，所以校准电路192为可用于例如存储器装置104(2)的初级存储器装置中的校准电路的实例。在一些实施例中，多个次级存储器装置可连接到ZQI垫，且因此连接到初级存储器装置的内部基准校准装置。在一些实施例中，虽然可将一或多个初级存储器装置连接到次级存储器装置，但存储器系统中的一或多个其它初级存储器装置可尚未连接次级装置。

当两个或多于两个初级存储器装置经由其相应ZQ垫连接到外部基准校准装置(例如，ZQ电阻器120)时，初级存储器装置可使用仲裁器电路以防止外部基准校准装置的引脚处出现争用问题。类似地，当两个或多于两个次级存储器装置的ZQ垫经由初级存储器装置的ZQI垫连接到初级存储器装置的内部基准校准装置，次级存储器装置可使用仲裁器电路来防止ZQI垫处出现争用问题。初级及/或次级存储器装置中的仲裁器电路可经配置以使用令牌环及/或垫电压类型仲裁器方法，以确保在适当情况下，不超过一个存储器装置正在存取外部基准校准装置或内部基准校准装置。另外，在本技术的一些实施例中，控制器190、控制器140及/或另一控制器可用初级及/或次级存储器装置的校准序列进行编程，使得在适当情况下，不超过一个存储器装置正在存取外部基准校准装置及/或内部基准校准装置。

如上文所论述，图4A展示用于初级存储器装置的校准电路。相比之下，图5说明校准电路的实施例，校准电路可用于次级存储器装置，例如存储器装置104(2)。除了校准过程之外，初级存储器及次级存储器的操作可为相同的。参考图4A及5，在次级存储器装置的校准电路192a中，替代ZQ垫112连接到ZQ电阻器120，ZQ垫112经由初级存储器装置的ZQI垫114连接到初级存储器装置中的可编程上拉单元PUR1(内部基准校准装置)。初级存储器装置中的ZQI垫114连接允许次级存储器装置上的校准电路192a在执行校准过程时使用初级存储器中的上拉单元PUR1作为基准校准装置，以确定次级存储器装置中的经校准代码信号CODEPD。如上文所论述，初级存储器装置中的上拉单元PUR1已用初级存储器装置的经校准代码信号CODEPU进行编程且因此具有已知的阻抗值。换句话说，在对次级存储器装置进行编程时，初级存储器装置的先前经编程上拉单元PUR1取代外部ZQ电阻器120作为基准校准装置。例如，在图4A的所说明实施例中，一旦与经校准代码信号一起编程，上拉单元PUR1的阻抗为RZQ，且电路192a的参考电势VREFDQ为1/2VDDQ，因为初级存储器装置中的上拉单元PUR1的阻抗为RZQ。当然，先前经校准上拉单元PUR1在初级存储器装置上的阻抗值可不同于ZQ电阻器120。在此类状况下，当校准电路192a执行校准过程以确定次级存储器装置的代码信号CODEPD时，可需要对校准电路192a中的基准电势VREFDQ进行调整。

如在图5中所见，校准电路192a的下拉单元PDR1的输出节点连接到比较器电路COMPD及ZQ垫112。校准电路192a中的ZQ垫112连接到初级存储器装置的ZQI垫114。比较器电路COMPD响应于校准命令信号CAL的激活将ZQI垫114处的电势(经由ZQ垫112)与参考电势VREFDQ进行比较，且基于其结果生成上下信号UDD。参考任选VREFDQ值被设置为将为下拉单元赋予所要阻抗的值。因为初级存储器中PUR1的阻抗在此状况下为RZQ，使用1/2VDDQ的VREFDQ以便获得下拉单元PD0到PD6的RZQ的所要阻抗。一旦为次级存储器装置生成经校准代码信号CODEPD，以与上文关于校准电路192所描述的方式相似的方式生成用于次级存储器装置的经校准代码信号CODEPU。

在图4A的实施例中，将单独上拉单元PUR1添加到校准电路192以充当基准校准装置。然而，为生成经校准代码信号CODEPU的校准电路系统的一部分的上拉单元PUR0在校准过程结束时也具有RZQ的阻抗。因此，在一些实施例中，上拉单元PUR1不包含在初级存储器装置的校准电路中。替代地，在校准之后，上拉单元PUR0执行由次级存储器装置使用的基准校准装置的功能。例如，图4B说明校准电路192b的实施例，其中将上拉单元PUR0用作内部基准校准装置，且消除上拉单元PUR1。在本实施例中，节点A可包含ZQI垫114(或可连接到ZQI垫114)。然而，在其它次级存储器装置可经由ZQI垫114连接到上拉单元PUR0之前，必须禁用PDR0以防止干扰。例如，PDR0可关断或断开连接，以使得在节点A与PDR0的输出之间存在高阻抗。因为在本实施例中，相对于代码信号CODEPU(例如，拷贝到上拉单元PUR1)，存在一个较少拷贝操作，所以与图4A的校准电路192相比，将随机错误插入到代码信号CODEPU中的可能性较小。

在初级装置的校准电路(例如，校准电路192或校准192b)的任一配置中，一或多个次级存储器装置可与对其相应代码信号CODEPD及CODEPU执行校准的一或多个初级存储器装置并行地对其相应代码信号CODEPD及CODEPU执行校准。因此，如下文更详细地论述，如不执行并行校准的存储器通相比，本技术的示范性实施例可使具有多个存储器装置的存储器系统的校准时间例如缩减大约1/3到1/2(取决于存储器装置的数目以及初级存储器装置及次级存储器装置的布置)。在常规存储器组件中，上述情形因为存储器系统中的所有存储器装置共享相同的外部基准校准装置(例如，ZQ电阻器120)，且必须按顺序执行ZQ校准。

图6说明针对具有16个存储器装置104的存储器系统可使校准时间缩减大约1/2的示范性实施例。如图6中所展示，存储器装置104经组装成具有一或多个存储器装置104的组A到D。每一组中的至少一个存储器装置104经配置为初级存储器装置，使得其ZQ垫112连接到封装108的ZQ引脚116。每一组中的其它存储器装置104经配置以次级存储器装置，使得相应ZQ垫112连接到初级存储器装置的ZQI垫114。在图6的实施例中，封装108包含16个存储器装置104(1)至104(16)，所述存储器装置经均匀地布置，使得四组A到D中的每一个皆具有四个存储器装置104。为了清晰起见，不说明存储器装置104中的每一个的内部电路，且对于每一存储器装置仅展示关于ZQ垫及ZQI垫(用于初级存储器装置)的连接。每组的初级存储器装置(例如，组A中的存储器装置104(1)、组B中的104(5)、组C中的104(9)及组D中的104(13))经由相应ZQ垫平行地连接到ZQ电阻器120。每一组的次级存储器装置经由相应ZQ垫平行地连接到初级存储器装置的ZQI垫。例如，如在图6中所展示，次级存储器装置104(2)到104(4)的ZQ垫连接到初级存储器装置104(1)的ZQI垫，次级存储器装置104(6)到104(8)的ZQ垫连接到初级存储器装置104(5)的ZQI垫，次级存储器装置104(10)到104(12)的ZQ垫连接到初级存储器装置104(9)的ZQI垫，且次级存储器装置104(14)至104(16)的ZQ垫连接到初级存储器装置104(13)的ZQI垫。

如上文所论述，存储器装置的ZQ校准包含两阶段过程，所述两阶段过程包含使用ZQ电阻器来对下拉单元进行编程以确定经校准代码信号CODEPD，及使用用经校准代码信号CODEPD进行编程的下拉单元来对下拉单元进行编程以确定经校准代码信号CODEPU。假设两阶段校准过程的每一阶段皆为校准步骤，在封装中具有例如16个存储器装置的常规存储器系统中，需要最少17个校准步骤来对所有存储器装置执行顺序校准(假设CODEPU校准在一个存储器装置中开始，CODEPD校准在下一存储器装置中开始)。然而，在图6的示范性实施例中，校准步骤的总数可缩减到9个步骤。在图6中，在每一存储器装置上面展示两个数字，指示对应于每一存储器装置的两个阶段的校准步骤。ZQ端子上面的步骤数目对应于每一存储器装置的第一校准阶段，且ZQI端子(初级存储器装置)或空白框(次级存储器装置)上面的数目对应于每一存储器装置的第二校准阶段。

表1总结用于校准16个存储器装置104中的每一个的代码信号CODEPD及CODEPU的ZQ校准过程中的步骤。参考图6及表1，在封装108的ZQ校准过程的第一步骤中，存储器装置104(1)经由ZQ垫112使用ZQ电阻器120校准其代码信号CODEPD，如上文所论述。在ZQ校准过程的第二步骤中，存储器装置104(1)校准其代码信号CODEPU，且存储器装置104(5)经由其ZQ垫112使用ZQ电阻器120同时地校准其代码信号CODEPD。在ZQ校准过程的第三步骤中，存储器装置104(5)校准其代码信号CODEPU，且存储器装置104(9)经由其ZQ垫112使用ZQ电阻器120同时地校准其代码信号CODEPD。另外，与常规系统不同，在ZQ校准过程的第三步骤期间，存储器装置104(2)与校准存储器装置104(9)中的代码信号CODEPD并行地经由其ZQ垫112与存储器装置104(1)的ZQI垫114之间的连接使用存储器装置104(1)的现在经编程上拉单元对其代码信号CODEPD执行校准。因此，与常规系统不同，存储器装置104(2)在开始其两阶段ZQ校准之前无需在ZQ电阻器上等待释放(free up)，因为存储器装置104(1)的经编程上拉单元充当基准校准装置。在步骤4中，存储器装置104(2)及104(9)执行CODEPU校准，存储器装置104(13)经由其ZQ垫112使用ZQ电阻器120校准其代码信号CODEPD，且存储器装置104(3)及104(6)分别经由其ZQ垫112与存储器装置104(1)及104(5)的ZQI垫114之间的连接使用存储器装置104(1)及104(5)的现在经编程上拉单元来校准其相应代码信号CODEPD，如在图6中所展示。在步骤5中，存储器装置104(3)、104(6)及104(13)执行CODEPU校准，且存储器装置104(4)、104(7)及104(10)分别经由其ZQ垫112与存储器装置104(1)、104(5)及104(9)的ZQI垫114之间的连接使用存储器装置104(1)、104(5)及104(9)的现在经编程上拉单元来校准其相应代码信号CODEPD。因为本实施例仅具有四个初级存储器装置，所以从步骤5开始的存储器装置104不存取ZQ电阻器120。基于图6及表1，所属领域的技术人员将理解其余步骤的校准顺序，且因此，为了简洁起见，不论述步骤6至9。当然，初级装置存取外部基准校准装置的顺序次序并不限于表1中所展示的顺序次序，且可使用其它适当的序列。类似地，次级存储器装置存取相应内部基准校准装置的顺序次序并不限于表1中所展示的顺序次序，且可使用其它适当的序列。

表1

在图6的示范性实施例中，组A到D具有相同数目的存储器装置104。通过均衡分组，与每一分组具有不同数目的存储器装置的情况相比，关于ZQ垫与ZQI垫之间的互连的制造过程更简单。然而，如在表1中所见，在步骤5到9中，无存储器装置存取ZQ电阻器120进行CODEPD校准。因此，如果不需要在每一组中均衡存储器装置的数目，那么可实现进一步缩减ZQ校准时间。

图7说明本发明的另一示范性实施例。如在图7中所展示，封装108中的存储器装置经布置成6组A到F。组A具有五个存储器装置，组B具有四个存储器装置，组C具有三个存储器装置，组D具有两个存储器装置，且组E及F仅具有一个存储器装置。在图7中，类似于图6的实施例，在每一存储器装置上面展示两个数字，指示对应于每一存储器装置的两个阶段的校准步骤。ZQ端子上面的步骤数目对应于每一存储器装置的第一校准阶段，且ZQI端子(初级存储器装置)或空白框(次级存储器装置)上面的数目对应于每一存储器装置的第二校准阶段。

如在图7中所展示，通过将存储器装置布置在组A到F中，ZQ校准步骤的数目可缩减到7。为了简洁起见，未论述ZQ校准步骤，所属领域的技术人员基于关于图6的上文描述、图7中的说明实施例及表2中的校准步骤的总结可理解校准序列。当然，初级装置存取外部基准校准装置的顺序次序并不限于表2中所展示的顺序次序，且可使用其它适当的序列。类似地，次级存储器装置存取相应内部基准校准装置的顺序次序并不限于表2中所展示的顺序次序，且可使用其它适当的序列。

表2

图6及7中的示范性ZQ校准序列针对具有16个存储器装置的存储器系统。然而，所属领域的技术人员理解，图6及7的示范性实施例中使用的技术可应用于具有2个或多于2个存储器装置的存储器系统，包含具有多于16个存储器装置的存储器系统。通过将存储器装置104布置成组，其中一或多个存储器装置使用另一存储器装置的内部校准装置作为基准执行并行校准，可实现ZQ校准时间的缩减。

图8为说明用于管理存储器装置中的ZQ校准的实例方法800的流程图。方法800可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑，微代码，装置的硬件，集成电路等)，软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法800由控制器190、控制器140及/或另一控制器执行。尽管以特定顺序或次序展示，但除非另有规定，否则可修改过程的次序。因此，所说明的实施例应仅理解为实例，且所说明的过程可以不同次序执行，且一些过程可并行执行。另外，在各种实施例中可省略一或多个过程。因此，并非在每一实施例中需要所有过程。其它过程流程为可能的。

在框810处，处理装置(例如，控制器190、控制器140及/或另一控制器)将第一存储器装置连接到与封装的引脚连接的外部校准装置。例如，如上文所论述且在图1、4A及4B中所展示，初级存储器装置的ZQ垫112可经由封装108的引脚116连接到ZQ电阻器120。

在框820处，处理装置(例如，控制器190、控制器140及/或另一控制器)基于外部校准装置对第一存储器装置的内部校准装置的第一阻抗进行编程。例如，如上文所论述且在图4A及4B中所展示，在确定经校准代码信号CODEPU之后，内部校准装置(例如，上拉单元PUR1(图4A)或PUR0(图4B))由初级存储器装置中的校准电路校准。

在框830处，处理装置(例如，控制器190、控制器140及/或另一控制器)基于第一阻抗对第二存储器装置中的端接组件的第二阻抗进行编程。例如，如上文所论述且在图1及5中所展示，次级存储器装置中的校准电路192a基于初级存储器装置中的内部校准装置确定经校准代码信号CODEPD。校准电路192a还确定第二存储器装置的经校准代码信号CODEPU，且然后经校准代码信号CODEPD及CODEPU可用于对端接组件188中的末端进行编程。

在上文所描述实施例中，首先确定存储器装置的经校准代码信号CODEPD，且然后基于经校准代码信号CODEPD确定存储器装置的经校准代码信号CODEPU。然而，所属领域的普通技术人员理解可首先确定经校准代码信号CODEPU，且然后基于经校准代码信号CODEPU确定经校准代码信号CODEPD。另外，在上文所描述实施例中，内部基准校准装置为上拉单元。然而，所属领域的普通技术人员明白，内部基准校准装置可为下拉单元。

在上文示范性实施例中，为了清晰起见，描述初级存储器装置及次级存储器装置经描述为具有用于相应校准电路的不同结构，且次级存储器装置经示出不具有ZQI垫。然而，所属领域的普通技术人员理解，所有存储器装置都可具有相同结构及/或与初级存储器装置及次级存储器装置对应的校准功能至少部分地重叠的结构。例如，所有存储器装置可经配置以具有ZQ垫，所述ZQ垫可经由封装的引脚连接到外部基准校准装置，或另一存储器装置的内部基准校准装置，及/或所有存储器装置可经配置以具有允许其它存储器装置存取内部基准校准装置的ZQI垫。在校准操作期间，可藉由适当的电路系统，例如开关电路，可实现初级存储器装置及次级存储器装置之间不同功能的执行。例如，关于选择外部或内部校准装置的功能，可在校准电路中插入开关电路(未展示)，使得ZQ垫112可经由引脚116选择性地连接到ZQ电阻器120(例如，执行校准电路192的功能)或初级存储器装置的ZQI垫114(例如，执行校准电路192a的功能)。因此，在一些实施例中，存储器装置104的结构可为相同的，且可通过适当地编程控制器190、控制器140及/或另一控制器来实现初级存储器装置及次级存储器装置的功能。

本技术的实施例的以上详细说明并非意欲为穷尽性或将本技术限制于上文所公开的精确形式。尽管上文出于说明的目的描述本技术的具体实施例及实例，但如所属领域的普通技术人员将认识到，可在本技术的范围内做出各种等效修改。举例来说，尽管以给定次序呈现步骤，但替代实施例可以不同次序执行步骤。本文中所描述的各种实施例也可经组合以提供进一步实施例。

根据前述内容，将了解，在本文中出于说明的目的已经描述了本技术的特定实施例，但尚未展示或详细描述众所周知的结构和功能，以避免不必要地模糊本技术的实施例的描述。在上下文允许的情况下，单数或复数术语也可分别包含复数或单数术语。此外，除非单词“或”在参考两个或多于两个项目的列表时清楚地限于仅意指排斥其它项目的单个项目，否则在此列表中使用“或”将被解释为包含(a)所述列表中的任一单个项目，(b)所述列表中的所有项目或(c)所述列表中的项目的任一组合。另外，通篇中使用术语“包括”、“包含”、“具有(having)”及“具有(with)”以意指至少包含(若干)所叙述的特征，使得不排除任何较大数目个相同特征及/或额外类型的其它特征。

处理装置(例如，控制器190、控制器140及/或另一控制器)表示一或多个通用处理装置，例如微处理器、中央处理单元，等等。更特定地，处理装置可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器，或实施其它指令集的处理器，或实施指令集组合的处理器。处理装置(例如，控制器190、控制器140及/或另一控制器)还可为一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器，等等。处理装置(例如，控制器190、控制器140及/或另一控制器)经配置以执行用于执行本文中所论述的操作及步骤的指令。

机器可读存储媒体(也被称作为计算机可读媒体)，其上存储体现本文中所描述的方法或功能中的任何一或多个的一或多个指令集或软件。机器可读存储媒体可为，例如，存储器系统100或另一存储器装置.术语“机器可读存储媒体”应被理解为包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被视为包含能够存储或编码指令集以供机器执行且使机器执行本公开的方法的任何一或多个的任何媒体。因此，术语“机器可读存储媒体”应被视为包含(但不限于)固态存储器、光学媒体及磁媒体。

已在计算机存储器内的算法及数据位的操作的符号表示的形式来呈现前面的详细描述的一些部分。这些算法描述及表示为由所属数据处理领域的技术人员用于以向所属领域的其它技术人员传达其工作的本质的方式。算法此处且通常被认为导致所要结果的自洽操作序列。操作为需要物理操纵物理量的操作。通常，但非必需地，这些量可采取能够存储、组合、比较或以其它方式操纵的电或磁信号的形式。将这些信号称作位、值、元素、符号、字符、项、数字等等有时已证明是便利的(主要出于共用的原因)。

然而，应记住，所有这些术语及类似术语均与适当的物理量相关联，且仅作为应用于这些量的方便标签。本公开可是指计算机系统或类似电子计算装置的动作及过程，其将表示为计算机系统的寄存器及存储器内的物理(电子)量的数据操纵及变换为类似地表示为计算机系统存储器或寄存器或其它此类信息存储器系统内的物理量的其它数据。

本公开还涉及用于执行本文中操作的设备。此设备可为特定目的而专门构造，或其可包括由存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的磁盘，包含软盘、光盘、CD-ROM和磁光盘，只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁或光卡，或适用于存储电子指令的任何类型的媒体，每一者都耦合到计算机系统总线。

本文中所呈现的算法及显示并不与任何特定计算机或其它设备内在地相关。根据本文中的教示，各种通用系统可与程序一起使用，或可证明构造更专用的装置以执行所述方法为方便的。各种这些系统的结构将如下文描述中所述。另外，不参考任何特定编程语言描述本公开。应理解，可使用各种编程语言来实施如本文所描述的本公开的教示。

本公开可经提供作为计算机程序产品或软件，其可包含机器可读媒体，具有存储于其上的指令，所述指令可用于对计算机系统(或其它电子装置)进行编程以根据本公开执行处理。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光存储媒体、快闪存储器装置等。

还将了解，可在不脱离本公开的情况下进行各种修改。例如，所属领域的普通技术人员将理解技术的各种组件可进一步分为子组件，或技术的各种组件和功能可以组合及集成。另外，在特定实施例的上下文中描述的技术的某些方面也可在其它实施例中组合或消除。此外，尽管已在那些实施例的上下文中描述与新技术的某些实施例相关联的优点，但其它实施例也可展现出此些优点，且并非所有实施例都必须展现落入本技术范围内的这些优点。因此，本公开及相关联技术可囊括未明确展示或描述的其它实施例。