一种分布式可拓展的小芯片设计架构
阅读说明：本技术 一种分布式可拓展的小芯片设计架构 (Distributed extensible small chip design framework ) 是由 蔡宗宇 陈希恒 韦红芳 于 2020-12-25 设计创作，主要内容包括：本发明公开了一种分布式可拓展的小芯片设计架构,在分开的晶元上设计相同或不同的功能模块架构,实现的分布式可扩展计算；所述功能模块架构中通过小芯片的架构实现具体设计；所述小芯片间通过高速芯片互联链路实现互联互通以及协同工作。本发明打破了SoC在单一芯片面积的限制,以及伴随的性能及算力限制。提升利用小芯片的高生产良率,减低总体芯片成本,达到应用配置及性能上灵活的可扩展性。(The invention discloses a distributed extensible small chip design framework, which designs the same or different functional module frameworks on separate wafers to realize distributed extensible computation; the functional module architecture realizes specific design through the architecture of a small chip; and the small chips realize interconnection and cooperative work through a high-speed chip interconnection link. The invention breaks the limitation of the SoC on the area of a single chip and the accompanying performance and computational power limitation. The high production yield of the small chips is improved, the total chip cost is reduced, and the flexible expandability in application configuration and performance is achieved.)
技术领域
本发明公开了一种分布式可拓展的小芯片设计架构，涉及芯片设计技术领域。
背景技术
目前市场采用的芯片设计技术主要是单一封装内只有单一晶元(die)，例如NVIDIA前一代构架Pascal与目前最新构架图灵(Turing)，其晶体管数(Transistor Count)从12个十亿，增长到18.6个十亿之多，增长了55％。而其晶元面积则是从471mm^2增长到了754mm^2，增长了60％，这比例还没有计算上先进制程微缩的效果。这表示有部分设计无法因为制程微缩带来优势，却要为这部分设计采用较昂贵的制程。另一方面由于单一晶元面积如此巨大，晶元制作过程中只要有一颗原子缺陷、或者出现一丝杂质，就会影响产品的良率。为了避免整个晶元因此而报废，势必要在晶元增加备份设计以及修复电路，这些都将造成晶元有效使用率大幅下降。
传统的SoC架构如图1所示，其中包含了由系统总线连接起来的几个功能模块以及功能团块。功能模块可以是逻辑模块，模拟模块或是内存模块。功能团块是相同功能模块的集结，可以累积提供更强大的功能。系统总线提供了高带宽的模块间互联，作为数据资料传输的高速直接路径。
为了有效使用先进制程工艺带来的优点，采用单一芯片(chip)封装内搭载数个小芯片(chiplet，也称作小芯片)的构架，让每个小芯片能被控制在比较好的良率，进而简化备份设计以及修复电路的设计复杂度以及对应的硅面积代价。另一方面，对于无法在先进制程工艺，例如12纳米、7纳米制程，微缩带上得到优势的设计，例如模拟电路，则集中放在主流制程工艺，例如28纳米、22纳米制程的小芯片上，以提升小芯片的性价比。而将界面类的功能放在这一类的小芯片上，也提升了芯片的灵活性。此外，针对不同的目标市场，还可以通过封装不同数目的小芯片达到性能上的可扩充性。
发明内容
本发明所要解决的技术问题是：针对现有技术的缺陷，提供一种分布式可拓展的小芯片设计架构，突破SoC的设计限制，以小芯片(chiplet)架构来提供可扩展的计算方案，根据应用需求，达到性能上灵活的可配置性及可扩展性(scalability)，以分布式的计算单元及搭配的模拟电路/内存，提供弹性可控的分布式计算能力。
本发明为解决上述技术问题采用以下技术方案：
一种分布式可拓展的小芯片设计架构，在分开的晶元上设计相同或不同的功能模块架构，实现的分布式可扩展计算；所述功能模块架构中通过小芯片的架构实现具体设计；所述小芯片间通过高速芯片互联链路实现互联互通以及协同工作。
为进一步优选方案，所述分布式可扩展计算中，分布式具体为将一份计算任务由两个或多个分开的小芯片来协同执行完成。可扩展具体为根据应用场景需求，设计增加小芯片数量，不受SoC的芯片尺寸及生产限制。
为进一步优选方案，所述功能模块，包括逻辑电路、模拟电路或者內存电路。所述分开的晶元，包含的晶元数量是两颗或两颗以上。
为进一步优选方案，所述高速芯片互联链路要求带宽大于设定的阈值、时延小于设定的阈值，且功耗小于设定的阈值。高速芯片互联链路为并行链路或串行链路。
作为进一步优选方案，在两个小芯片之间，设置一组或者一组以上的高速芯片互联链路。
为进一步优选方案，所述带宽、时延和功耗的参数设定阈值的选取，是将若干分开的小芯片改以集成芯片的方式实现时，将小芯片对应的功能模块间互相传输状态与集成芯片内一般的总线连接实现状态进行对比得出。
本发明采用以上技术方案与现有技术相比，具有以下技术效果：本发明打破了SoC在单一芯片面积的限制，以及伴随的性能及算力限制。提升利用小芯片的高生产良率，减低总体芯片成本,达到应用配置及性能上灵活的可扩展性。
附图说明
图1是传统的SoC架构示意图。
图2是本发明中，以小芯片架构取代SoC架构的示意图。
图3是本发明的一个具体实施例中，以小芯片架构实现功能拆分的结构示意图。
图4是本发明的一个具体实施例中，以小芯片架构实现功能复制的结构示意图。
具体实施方式
下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下面结合附图对本发明的技术方案做进一步的详细说明：
本发明中，以小芯片架构取代SoC架构的示意图如图2所示，在做小芯片的实现设计时，根据功能模块的划分以及产品的规划可以分成两颗或多颗以上的小芯片来实现。小芯片间以高速链接对接，实现小芯片间的高速互联互通。设计架构能支持小芯片间的任务分工与合作，以分布式计算的特性，达到可根据应用需求调节小芯片个数与拓扑结构设计的安排，弹性的扩展方案算力。
所述分布式可拓展的小芯片设计架构，在分开的晶元上设计相同或不同的功能模块架构，实现的分布式可扩展计算；所述功能模块架构中通过小芯片的架构实现具体设计；所述小芯片间通过高速芯片互联链路实现互联互通以及协同工作。所述分布式可扩展计算中，分布式具体为将一份计算任务由两个或多个分开的小芯片来协同执行完成。可扩展具体为根据应用场景需求，设计增加小芯片数量，不受SoC的芯片尺寸及生产限制。
本发明的一个具体实施例中，以小芯片架构实现功能拆分的结构示意图如图3所示，将一颗SoC的功能拆分到两颗或两颗以上的小芯片去实现，最大的优点的可以分别去开发几个不同功能的小芯片，采取合适的制程工艺，以及获得较佳的生产良率。
本发明的一个具体实施例中，以小芯片架构实现功能复制的结构示意图如图4所示，将一颗SoC的关键功能重复实现到两颗或两颗以上的小芯片，除了良品率的优点外，最大的优点的可以非常弹性的扩展芯片的数量，满足不同应用的需求。
在本发明的设计方案中，根据小芯片功能规划，可以将功能分为基本必须功能以及弹性可调配功能。每一颗小芯片内的基本必须功能可以一致，弹性可调配功能可以根据需求决定不配置、配置单个，或是配置多个。
小芯片内需要增加高速片间互联设计，以作为芯片间互联互通的高速链路。根据小芯片互联数量以及互联带宽需求，这一高速片间互联设计可以是一组或多组，设计重点在于让小芯片间的互联互通效率与SoC内部总线效率等级一致。高速芯片互联链路要求带宽大于设定的阈值、时延小于设定的阈值，且功耗小于设定的阈值。
不同功能的小芯片可以复用于不同的产品组合，设计重点在于高速片间互联设计需兼容。
上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质，在本发明的精神和原则之内，对以上实施例所作的任何简单的修改、等同替换与改进等，均仍属于本发明技术方案的保护范围之内。
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