具体实施方式

在下文中将参考示出了本发明的实施例的附图更全面地描述本发明的实施例。如本领域技术人员将认识到的，在完全不脱离本发明的精神或范围的情况下，可以以各种不同的方式修改所描述的实施例。

为了清楚地说明本发明，在整个说明书中，省略了与本公开不直接相关的部分，并且相同的附图标记附于相同或相似的构成元件。

另外，为了更好地理解和易于描述，任意地示出了附图中所示的每个配置的尺寸和厚度，但是本发明不限于此。在附图中，为了清楚起见，夸大了层、膜、面板、区域等的厚度。在附图中，为了更好地理解和易于描述，夸大了一些层和区域的厚度。

将理解，当诸如层、膜、区域或基板的元件被称为“在”另一元件“上”时，它可以直接在另一元件上，或者也可以存在居间元件。相反，当元件被称为“直接在”另一元件“上”时，不存在居间元件。此外，词语“在……上”或“在……上方”表示放置在对象部分上或上方，并且不一定表示基于重力方向放置在对象部分的上侧。

另外，除非被明确地描述为相反，否则词语“包括”及诸如“包含”或“含有”的变体将被理解为意指包括所陈述的元件但不排除任何其他元件。

此外，在说明书中，短语“在平面图中”是指当从上方观察对象部分时，而短语“在截面图中”是指当从侧面观察通过垂直切割对象部分而截取的截面时。

现在，参照图1和图2描述根据本发明的实施例的显示装置中包括的晶体管。

图1是示出根据本发明的实施例的晶体管的俯视图。图2是沿图1的线II-II'截取的晶体管的截面图。

参见图1和图2，显示装置包括放置在基板110上的多个晶体管。多个晶体管分别包括重叠层ML、半导体层120、栅电极130、第一电极151和第二电极153。

基板110可以包括诸如玻璃、塑料或聚酰亚胺(PI)的材料。阻挡层111放置在基板110上，并且由具有导电性的金属或具有与其等效的导电特性的半导体材料制成的重叠层ML放置在阻挡层111上。

重叠层ML包括栅接触重叠层MG1和MG2以及半导体接触重叠层MS1。栅接触重叠层MG1和MG2可以包括：第一栅接触重叠层MG1，与半导体层120部分地重叠并且通过第一栅接触孔CG1与栅电极130接触；以及第二栅接触重叠层MG2，与半导体层120部分地重叠并且通过第二栅接触孔CG2与栅电极130接触。

如图1中所示，栅电极130在第一方向D1上延伸，并且半导体层120在第二方向D2上延伸，从而与栅电极130部分地重叠。第二方向D2可以与第一方向D1相交。第二方向D2可以与第一方向D1正交。例如，第一方向D1可以是行方向，而第二方向D2可以是列方向。然而，根据实施例，可以不同地改变晶体管的布置方向和布置形状，并且第一方向D1和第二方向D2既不总是正交的，也不总是行方向和列方向。半导体层120和栅电极130的重叠部分成为晶体管的沟道区。晶体管的沟道区与半导体层120的沟道部121相对应，并且晶体管的沟道区可以被称为半导体层120的沟道区。

第一栅接触重叠层MG1沿栅电极130的一侧在第一方向D1上延伸以与沟道区重叠。第一栅接触重叠层MG1包括第一延伸部MG1-1，第一延伸部MG1-1在第一方向D1上比半导体层120延伸得更远并且不与半导体层120重叠而是与栅电极130重叠。第一栅接触孔CG1放置在与第一延伸部MG1-1重叠的位置处，并且第一栅接触重叠层MG1可以通过第一栅接触孔CG1直接连接到栅电极130。

第二栅接触重叠层MG2沿栅电极130的另一侧在第一方向D1上延伸以与沟道区重叠。第二栅接触重叠层MG2包括第二延伸部MG2-1，第二延伸部MG2-1在第一方向D1上比半导体层120延伸得更远并且不与半导体层120重叠而是与栅电极130重叠。第二栅接触孔CG2放置在与第二延伸部MG2-1重叠的位置处，并且第二栅接触重叠层MG2可以通过第二栅接触孔CG2直接连接到栅电极130。

半导体接触重叠层MS1包括第一重叠部MS1-1、延伸部MS1-2和接触部MS1-3。第一重叠部MS1-1在平面上平行于第一栅接触重叠层MG1和第二栅接触重叠层MG2延伸，并且可以与半导体层120和栅电极130重叠。第一重叠部MS1-1与半导体层120的沟道区重叠。在平面上，第一重叠部MS1-1可以放置在第一栅接触重叠层MG1和第二栅接触重叠层MG2之间。接触部MS1-3不与栅电极130重叠，但是与半导体层120重叠。半导体接触孔CS1放置在与接触部MS1-3重叠的位置上，并且接触部MS1-3可以通过半导体接触孔CS1与半导体层120接触。延伸部MS1-2具有将第一重叠部MS1-1和接触部MS1-3彼此连接的结构。延伸部MS1-2可以不与半导体层120重叠。

在平面上，第一栅接触重叠层MG1和半导体接触重叠层MS1的第一重叠部MS1-1被设置为由间隙GP彼此间隔开。第一栅接触重叠层MG1和半导体接触重叠层MS1的第一重叠部MS1-1在沟道区内由间隙GP物理地分开。在平面上，第二栅接触重叠层MG2和半导体接触重叠层MS1的第一重叠部MS1-1由间隙GP彼此间隔开。第二栅接触重叠层MG2和半导体接触重叠层MS1的第一重叠部MS1-1在沟道区内由间隙GP物理地分开。

第一栅接触重叠层MG1、第二栅接触重叠层MG2和半导体接触重叠层MS1的第一重叠部MS1-1与半导体层120的沟道区重叠。重叠层ML在间隙GP中不与半导体层120的沟道区重叠。即，间隙GP是重叠层ML不与半导体层120的沟道区重叠的区域。

在平面上，第一栅接触重叠层MG1的宽度Wg1、第二栅接触重叠层MG2的宽度Wg2和半导体接触重叠层MS1的第一重叠部MS1-1的宽度Ws1可以相同。此外，在平面上，包括第一栅接触重叠层MG1、第二栅接触重叠层MG2、半导体接触重叠层MS1的第一重叠部MS1-1和多个间隙GP的整个区域的宽度WT可以大于半导体层120和栅电极130的重叠沟道区的宽度W130。多个间隙GP的每个尺寸可以为大约0.1μm至10μm。

在这里，宽度Wg1、Wg2、Ws1、WT和W130可以是在与第一方向D1交叉的第二方向D2上的长度，第一栅接触重叠层MG1、第二栅接触重叠层MG2、半导体接触重叠层MS1的第一重叠部MS1-1和栅电极130在第一方向D1上延伸。

参见图2，缓冲层112设置在重叠层ML上。半导体接触孔CS1形成在缓冲层112中。半导体接触重叠层MS1的接触部MS1-3的一部分可以通过半导体接触孔CS1暴露。阻挡层111和缓冲层112可以包括诸如氧化硅、氮化硅和氧化铝的无机绝缘材料。另外，阻挡层111和缓冲层112可以包括诸如聚酰亚胺和聚丙烯酸酯(添加有环氧树脂)的有机绝缘材料。半导体层120放置在缓冲层112上。半导体层120包括沟道部121和放置在沟道部121的两侧的掺杂部122。沟道部121可以与晶体管的沟道区相对应，并且掺杂部122可以与晶体管的源区和漏区相对应。半导体层120的任何一个掺杂部122可以通过半导体接触孔CS1连接到半导体接触重叠层MS1的接触部MS1-3。第一栅绝缘层141放置在半导体层120上，并且栅电极130放置在第一栅绝缘层141上。栅电极130与半导体层120的沟道区重叠。

尽管在图2中未示出，但是第一栅接触孔CG1和第二栅接触孔CG2形成在缓冲层112和第一栅绝缘层141中。第一栅重叠层MG1的一部分被第一栅接触孔CG1暴露。栅电极130与第一栅接触孔CG1重叠，并且可以通过第一栅接触孔CG1连接到第一栅接触重叠层MG1。第二栅接触重叠层MG2的一部分被第二栅接触孔CG2暴露。栅电极130可以与第二栅接触孔CG2重叠，并且可以通过第二栅接触孔CG2连接到第二栅接触重叠层MG2。

第二栅绝缘层142可以放置在栅电极130上，并且第一电极151和第二电极153可以放置在第二栅绝缘层142上。第一电极151可以与半导体层120的一个掺杂部122重叠，并且可以通过形成在第一栅绝缘层141和第二栅绝缘层142中的第一电极接触孔CE1连接到半导体层120的一个掺杂部122。第二电极153可以与半导体层120的另一个掺杂部122重叠，并且可以通过形成在第一栅绝缘层141和第二栅绝缘层142中的第二电极接触孔CE2连接到半导体层120的另一个掺杂部122。

取决于施加电压或电流的方向，第一电极151和第二电极153中的一个可以是晶体管的源电极，而另一个可以是漏电极。即，半导体接触重叠层MS1可以连接到晶体管的源电极或漏电极。

如上所述，重叠层ML由半导体层120的沟道区内的两个或更多个分离的结构组成，并且沟道区可以包括不与重叠层ML重叠的区域(例如，间隙GP)。重叠层ML的一部分(例如，栅接触重叠层MG1和MG2)可以连接到晶体管的栅电极130，而另一部分(例如，半导体接触重叠层MS1)可以连接到晶体管的源电极或漏电极。根据该配置，晶体管的数据范围可以增大，并且在晶体管导通的同时可以流动的电流可以增大。稍后对此进行描述。

在下文中，参见图3描述其中在晶体管中修改了图1的一些配置的实施例的晶体管。

图3是示出其中修改了图1的一些配置的实施例的晶体管的俯视图。专注于与上述图1和图2的实施例相比的不同之处。

参见图3，半导体接触重叠层MS1的第一重叠部MS1-1的宽度Ws1可以大于第一栅接触重叠层MG1的宽度Wg1。另外，半导体接触重叠层MS1的第一重叠部MS1-1的宽度Ws1可以大于第二栅接触重叠层MG2的宽度Wg2。即，在平面上，半导体接触重叠层MS1的第一重叠部MS1-1的宽度Ws1可以不同于第一栅接触重叠层MG1的宽度Wg1和第二栅接触重叠层MG2的宽度Wg2。第一栅接触重叠层MG1的宽度Wg1和第二栅接触重叠层MG2的宽度Wg2可以相同或不同。即使在这种情况下，在平面上，包括第一栅接触重叠层MG1、第二栅接触重叠层MG2、半导体接触重叠层MS1的第一重叠部MS1-1和多个间隙GP的整个区域的宽度WT可以大于半导体层120的沟道区的宽度W130。

同时，与图3的示例相反，半导体接触重叠层MS1的第一重叠部MS1-1的宽度Ws1可以小于第一栅接触重叠层MG1的宽度Wg1，并且可以小于第二栅接触重叠层MG2的宽度Wg2。此时，在平面上，包括第一栅接触重叠层MG1、第二栅接触重叠层MG2、半导体接触重叠层MS1的第一重叠部MS1-1和多个间隙GP的整个区域的宽度WT可以大于半导体层120的沟道区的宽度W130。

除了这些不同之处之外，参见图1和图2描述的实施例的特征可以应用于参见图3描述的所有实施例，并且省略实施例之间的重复描述。

在下文中，参见图4描述其中在图1的晶体管中修改了一些配置的实施例的晶体管。

图4是示出其中修改了图1中的一些配置的实施例的晶体管的俯视图。专注于与上述图1和图2的实施例相比的不同之处。

参见图4，在平面上，包括第一栅接触重叠层MG1、第二栅接触重叠层MG2、半导体接触重叠层MS1的第一重叠部MS1-1和多个间隙GP的整个区域的宽度WT可以小于半导体层120的沟道区的宽度W130。在这种情况下，半导体接触重叠层MS1的第一重叠部MS1-1的宽度Ws1可以分别大于第一栅接触重叠层MG1的宽度Wg1和第二栅接触重叠层MG2的宽度Wg2。可替代地，半导体接触重叠层MS1的第一重叠部MS1-1的宽度Ws1可以分别等于或小于第一栅接触重叠层MG1的宽度Wg1和第二栅接触重叠层MG2的宽度Wg2。

除了这些不同之处之外，由于参见图1和图2描述的实施例的特征可以全部应用于参见图4描述的实施例，因此省略了实施例之间的重复描述。

在下文中，参见图5描述其中在图1的晶体管中修改了一些配置的实施例的晶体管。

图5是示出其中修改了图1的一些配置的实施例的晶体管的俯视图。专注于与上述图1和图2的实施例相比的不同之处。

参见图5，重叠层ML可以进一步包括不与半导体层120和栅电极130连接并且与半导体层120的沟道区重叠的浮置重叠层MF。浮置重叠层MF与其他导体绝缘，并且没有电压施加到浮置重叠层MF。

浮置重叠层MF可以与栅接触重叠层MG1和MG2以及半导体接触重叠层MS1设置在同一层上。此外，在平面上，浮置重叠层MF可以被设置为经由间隙GP靠近栅接触重叠层MG1和MG2以及半导体接触重叠层MS1的第一重叠部MS1-1当中的至少一个。

图5示出了浮置重叠层MF与第一栅接触重叠层MG1相邻。浮置重叠层MF和第一栅接触重叠层MG1被设置为由间隙GP彼此分开，并且浮置重叠层MF和第一栅接触重叠层MG1由间隙GP物理地分离。浮置重叠层MF可以与半导体层120的沟道区重叠，并且在第一方向D1上与第一栅接触重叠层MG1平行地延伸。

浮置重叠层MF的宽度Wf可以与第一栅接触重叠层MG1的宽度Wg1、第二栅接触重叠层MG2的宽度Wg2和半导体接触重叠层MS1的第一重叠部MS1-1的宽度Ws1中的至少任何一个相同。可替代地，浮置重叠层MF的宽度Wf可以分别与第一栅接触重叠层MG1的宽度Wg1、第二栅接触重叠层MG2的宽度Wg2和半导体接触重叠层MS1的第一重叠部MS1-1的宽度Ws1不同。此时，第一栅接触重叠层MG1的宽度Wg1、第二栅接触重叠层MG2的宽度Wg2和半导体接触重叠层MS1的第一重叠部MS1-1的宽度Ws1可以彼此相同或不同。而且，包括浮置重叠层MF、第一栅接触重叠层MG1、第二栅接触重叠层MG2、半导体接触重叠层MS1的第一重叠部MS1-1和多个间隙GP的整个区域的宽度WT'可以等于、大于或小于半导体层120的沟道区的宽度W130。

除了这些不同之处之外，由于参见图1和图2描述的实施例的特征可以全部应用于参见图5描述的实施例，因此省略了实施例之间的重复描述。

接下来，参见图6和图7描述另一实施例的晶体管。

图6是示出根据本发明的另一实施例的晶体管的俯视图。图7是沿图6的线VII-VII'截取的截面图。专注于与上述图1和图2的实施例相比的不同之处。

参见图6和图7，重叠层ML包括第一栅接触重叠层MG1和半导体接触重叠层MS1。第一栅接触重叠层MG1与半导体层120部分地重叠，并且通过第一栅接触孔CG1与栅电极130接触。

第一栅接触重叠层MG1放置在栅电极130的中央部分处，并且在第一方向D1上延伸以与沟道区重叠。第一栅接触重叠层MG1包括第一延伸部MG1-1，第一延伸部MG1-1在第一方向D1上比半导体层120延伸得更远并且不与半导体层120重叠而是与栅电极130重叠。第一栅接触孔CG1放置在与第一延伸部MG1-1重叠的位置处，并且第一栅接触重叠层MG1可以通过第一栅接触孔CG1直接连接到栅电极130。

半导体接触重叠层MS1可以包括第一重叠部MS1-1a、第二重叠部MS1-1b、延伸部MS1-2和接触部MS1-3。第一重叠部MS1-1a沿栅电极130的一侧在第一方向D1上延伸以与沟道区重叠。第一重叠部MS1-1a可以与半导体层120和栅电极130重叠。第二重叠部MS1-1b沿栅电极130的另一侧在第一方向D1上延伸以与沟道区重叠。第二重叠部MS1-1b可以与半导体层120和栅电极130重叠。接触部MS1-3不与栅电极130重叠，而是与半导体层120重叠。半导体接触孔CS1放置在接触部MS1-3中，并且接触部MS1-3可以通过半导体接触孔CS1与半导体层120接触。延伸部MS1-2具有将第一重叠部MS1-1a、第二重叠部MS1-1b和接触部MS1-3彼此连接的结构。延伸部MS1-2可以不与半导体层120重叠。

在平面上，第一栅接触重叠层MG1可以设置在半导体接触重叠层MS1的第一重叠部MS1-1a和第二重叠部MS1-1b之间，并且平行于第一重叠部MS1-1a和第二重叠部MS1-1b。

在平面上，第一栅接触重叠层MG1和半导体接触重叠层MS1的第一重叠部MS1-1a被设置为由间隙GP分开。而且，第一栅接触重叠层MG1和半导体接触重叠层MS1的第二重叠部MS1-1b由间隙GP彼此间隔开。第一栅接触重叠层MG1和半导体接触重叠层MS1的第一重叠部MS1-1a在沟道区内由间隙GP物理地分开。另外，第一栅接触重叠层MG1和半导体接触重叠层MS1的第二重叠部MS1-1b在沟道区内由间隙GP物理地分开。

第一栅接触重叠层MG1、半导体接触重叠层MS1的第一重叠部MS1-1a和第二重叠部MS1-1b与半导体层120的沟道区重叠，并且重叠层ML在间隙GP中不与半导体层120的沟道区重叠。

第一栅接触重叠层MG1的宽度Wg1、半导体接触重叠层MS1的第一重叠部MS1-1a的宽度Ws1和半导体接触重叠层MS1的第二重叠部MS1-1b的宽度Ws2可以彼此相同。而且，包括第一栅接触重叠层MG1、半导体接触重叠层MS1的第一重叠部MS1-1a、半导体接触重叠层MS1的第二重叠部MS1-1b和多个间隙GP的整个区域的宽度WT可以大于半导体层120的沟道区的宽度W130。

尽管在图7中未示出，但是第一栅接触孔CG1形成在缓冲层112和第一栅绝缘层141中。第一栅重叠层MG1的一部分被第一栅接触孔CG1暴露。栅电极130与第一栅接触孔CG1重叠，并且可以通过第一栅接触孔CG1连接到第一栅接触重叠层MG1。在图6和图7中，不需要图1和图2中描述的第二栅接触孔CG2。

除了这些不同之处之外，由于参见图1和图2描述的实施例的特征可以全部应用于参见图6和图7描述的实施例，因此省略了实施例之间的重复描述。

在下文中，参见图8描述其中在图6的晶体管中修改了一些配置的实施例的晶体管。

图8是示出其中修改了图6中的一些配置的实施例的晶体管的俯视图。主要描述与上述图1和图2的实施例相比的不同之处。

参见图8，第一栅接触重叠层MG1的宽度Wg1可以大于半导体接触重叠层MS1的第一重叠部MS1-1a的宽度Ws1。而且，第一栅接触重叠层MG1的宽度Wg1可以大于半导体接触重叠层MS1的第二重叠部MS1-1b的宽度Ws2。即，第一栅接触重叠层MG1的宽度Wg1可以与半导体接触重叠层MS1的第一重叠部MS1-1a的宽度Ws1和半导体接触重叠层MS1的第二重叠部MS1-1b的宽度Ws2不同。半导体接触重叠层MS1的第一重叠部MS1-1a的宽度Ws1和半导体接触重叠层MS1的第二重叠部MS1-1b的宽度Ws2可以相同或不同。即使在这种情况下，包括第一栅接触重叠层MG1、半导体接触重叠层MS1的第一重叠部MS1-1a、半导体接触重叠层MS1的第二重叠部MS1-1b和多个间隙GP的整个区域的宽度WT可以大于半导体层120的沟道区的宽度W130。

同时，与图8的示例相反，第一栅接触重叠层MG1的宽度Wg1可以小于半导体接触重叠层MS1的第一重叠部MS1-1a的宽度Ws1，并且可以小于半导体接触重叠层MS1的第二重叠部MS1-1b的宽度Ws2，包括第一栅接触重叠层MG1、半导体接触重叠层MS1的第一重叠部MS1-1a、半导体接触重叠层MS1的第二重叠部MS1-1b和多个间隙GP的整个区域的宽度WT可以大于半导体层120的沟道区的宽度W130。

除了这些不同之处之外，由于参见图6和图7描述的实施例的特征可以全部应用于参见图8描述的实施例，因此省略了实施例之间的重复描述。

在下文中，参见图9描述其中在图6的晶体管中修改了一些配置的实施例的晶体管。

图9是示出其中修改了图6中的一些配置的实施例的晶体管的俯视图。主要描述与上述图6和图7的实施例相比的不同之处。

参见图9，包括第一栅接触重叠层MG1、半导体接触重叠层MS1的第一重叠部MS1-1a、半导体接触重叠层MS1的第二重叠部MS1-1b和多个间隙GP的整个区域的宽度WT可以小于半导体层120的沟道区的宽度W130。此时，第一栅接触重叠层MG1的宽度Wg1可以大于半导体接触重叠层MS1的第一重叠部MS1-1a的宽度Ws1和半导体接触重叠层MS1的第二重叠部MS1-1b的宽度Ws2。可替代地，第一栅接触重叠层MG1的宽度Wg1可以等于或小于半导体接触重叠层MS1的第一重叠部MS1-1a的宽度Ws1和半导体接触重叠层MS1的第二重叠部MS1-1b的宽度Ws2。

除了这些不同之处之外，由于参见图6和图7描述的实施例的特征可以全部应用于参见图9描述的实施例，因此省略了实施例之间的重复描述。

在下文中，参见图10描述其中在图6的晶体管中修改了一些配置的实施例的晶体管。

图10是示出其中修改了图6中的一些配置的实施例的晶体管的俯视图。主要描述与上述图6和图7的实施例相比的不同之处。

参见图10，重叠层ML可以进一步包括与沟道区重叠而不连接到半导体层120和栅电极130的浮置重叠层MF。浮置重叠层MF与其他导体绝缘，并且没有电压施加到浮置重叠层MF。

浮置重叠层MF可以与第一栅接触重叠层MG1和半导体接触重叠层MS1放置在同一层上。在平面上，浮置重叠层MF可以与第一栅接触重叠层MG1、半导体接触重叠层MS1的第一重叠部MS1-1a和半导体接触重叠层MS1的第二重叠部MS1-1b中的至少一个由间隙GP彼此间隔开。

图10示出了浮置重叠层MF靠近半导体接触重叠层MS1的第一重叠部MS1-1a。浮置重叠层MF和半导体接触重叠层MS1的第一重叠部MS1-1a由间隙GP彼此间隔开，并且浮置重叠层MF和半导体接触重叠层MS1由间隙GP物理地分开。浮置重叠层MF可以与半导体层120的沟道区重叠，并且可以在第一方向D1上与半导体接触重叠层MS1的第一重叠部MS1-1a平行地延伸。

浮置重叠层MF的宽度Wf可以与第一栅接触重叠层MG1的宽度Wg1、半导体接触重叠层MS1的第一重叠部MS1-1a的宽度Ws1和半导体接触重叠层MS1的第二重叠部MS1-1b的宽度Ws2中的至少任何一个相同。或者，浮置重叠层MF的宽度Wf可以分别与第一栅接触重叠层MG1的宽度Wg1、半导体接触重叠层MS1的第一重叠部MS1-1a的宽度Ws1和半导体接触重叠层MS1的第二重叠部MS1-1b的宽度Ws2不同。此时，第一栅接触重叠层MG1的宽度Wg1、半导体接触重叠层MS1的第一重叠部MS1-1a的宽度Ws1和半导体接触重叠层MS1的第二重叠部MS1-1b的宽度Ws2可以相同或不同。此外，包括浮置重叠层MF、第一栅接触重叠层MG1、半导体接触重叠层MS1的第一重叠部MS1-1a、半导体接触重叠层MS1的第二重叠部MS1-1b和多个间隙GP的整个区域的宽度WT'可以等于或大于半导体层120的沟道区的宽度W130，或者可以小于沟道区的宽度W130。

除了这些不同之处之外，由于参见图6和图7描述的实施例的特征可以全部应用于参见图10描述的实施例，因此省略了实施例之间的重复描述。

在上述的图1至图4和图6至图9的实施例中，半导体层120的沟道区中的重叠层ML由被两个间隙GP分开的三个分离结构组成，而在上述图5和图10的实施例中，半导体层120的沟道区内的重叠层ML由被三个间隙GP分开的四个分离结构组成。这样，重叠层ML可以由半导体层120的沟道区内的多个分离结构形成。半导体层120的沟道区中的重叠层ML的分离结构的数量不受限制。

在下文中，参见图11描述其中重叠层ML被一个间隙GP分开的两个分离结构的实施例。

图11是示出根据本发明的另一实施例的晶体管的俯视图。主要描述与图1和图2的实施例相比的不同之处。

参见图11，与图1的实施例相比，省略了第二栅接触重叠层MG2。半导体接触重叠层MS1的第一重叠部MS1-1沿栅电极130的另一侧在第一方向D1上延伸。第一栅接触重叠层MG1和半导体接触重叠层MS1的第一重叠部MS1-1由间隙GP彼此间隔开，并且第一栅接触重叠层MG1和半导体接触重叠层MS1的第一重叠部MS1-1可以由间隙GP物理地分开。

除了这些不同之处之外，参见图1和图2描述的实施例的特征可以全部应用于参见图11描述的实施例。而且，其中修改了参见图3至图5描述的一些配置的实施例的特征可以全部应用于参见图11描述的实施例。因此，省略了实施例之间的重复描述。

现在，参见图12描述其中重叠层ML被形成为一个的实施例。

图12是示出根据本发明的另一实施例的晶体管的俯视图。主要描述与上述图1和图2的实施例相比的不同之处。

参见图12，重叠层ML可以仅包括第一栅接触重叠层MG1，而不包括图1和图2中描述的半导体接触重叠层MS1。第一栅接触重叠层MG1的宽度Wg1可以与整个重叠层ML的宽度WT相对应。第一栅接触重叠层MG1的宽度Wg1可以大于栅电极130的宽度W130。即，第一栅接触重叠层MG1可以与晶体管的整个沟道区重叠。

除了这些不同之处之外，由于参见图1和图2描述的实施例的特征可以全部应用于参见图11描述的实施例，因此省略了实施例之间的重复描述。

在下文中，参见图13描述根据实施例的显示装置，并且参见图14描述显示装置中包括的根据本发明的实施例的像素。

图13是根据实施例的显示装置的框图。

参见图13，显示装置包括信号控制器100、栅驱动器200、数据驱动器300、发光控制驱动器400、电源单元500和显示单元600。

信号控制器100接收从外部装置输入的图像信号R、G和B以及控制其显示的输入控制信号。图像信号R、G和B存储每个像素PX的亮度信息，并且亮度具有预定数量的灰度级。输入控制信号的示例包括数据使能信号DE、水平同步信号Hsync、垂直同步信号Vsync和主时钟信号MCLK等。

信号控制器100基于输入的图像信号R、G和B以及输入控制信号，根据显示单元600和数据驱动器300的操作条件，适当地处理输入的图像信号R、G和B，并且生成第一控制信号CONT1、第二控制信号CONT2、图像数据信号DAT和第三控制信号CONT3。信号控制器100将第一控制信号CONT1传输到栅驱动器200，将第二控制信号CONT2和图像数据信号DAT传输到数据驱动器300，并且将第三控制信号CONT3传输到发光控制驱动器400。

显示单元600包括多条栅线SL1-SLn、多条数据线DL1-DLm、多条发光控制线EL1-ELn和多个像素PX。多个像素PX连接到多条栅线SL1-SLn、多条数据线DL1-DLm和多条发光控制线EL1-ELn，并且可以以适当的矩阵形式布置。多条栅线SL1-SLn可以在大致的行方向上延伸，并且可以彼此平行。多条发光控制线EL1-ELn可以在大致的行方向上延伸，并且可以彼此平行。多条数据线DL1-DLm可以在大致的列方向上延伸，并且可以彼此平行。显示单元600可以与其中放置有多个像素PX并且显示图像的显示区域相对应。

栅驱动器200连接到多条栅线SL1-SLn，并且根据第一控制信号CONT1将由栅导通电压和栅截止电压的组合组成的栅信号传输到多条栅线SL1-SLn。栅驱动器200可以将栅导通电压的栅信号顺序地施加到多条栅线SL1-SLn。

栅驱动器200可以放置在显示区域周围的非显示区域中。即，栅驱动器200可以在非显示区域中放置在显示装置中包括的基板110上。栅驱动器200包括用于将栅导通电压的栅信号顺序地施加到多条栅线SL1-SLn的多个晶体管，并且多个晶体管中的至少一个可以包括以上在图1至图12中描述的晶体管中的任何一个。

数据驱动器300连接到多条数据线DL1-DLm，并且根据第二控制信号CONT2采样并保持图像数据信号DAT并将数据电压施加到多条数据线DL1-DLm。数据驱动器300可以响应于栅导通电压的栅信号而将具有预定电压范围的数据电压施加到多条数据线DL1-DLm。

发光控制驱动器400连接到多条发光控制线EL1-ELn，并且可以根据第三控制信号CONT3将由栅导通电压和栅截止电压的组合组成的发光控制信号施加到多条发光控制线EL1-ELn。发光控制驱动器400可以将栅导通电压的发光控制信号顺序地施加到多条发光控制线EL1-ELn。

发光控制驱动器400可以在非显示区域中放置在显示装置中包括的基板110上。发光控制驱动器400包括用于将栅导通电压的发光控制信号顺序地施加到多条发光控制线EL1-ELn的多个晶体管，并且多个晶体管中的至少一个可以包括以上在图1至图12中描述的晶体管中的任何一个。

电源单元500将第一电源电压ELVDD、第二电源电压ELVSS和初始化电压Vint供应给多个像素PX。第一电源电压ELVDD可以是提供给多个像素PX中的每一个中包括的发光二极管LED的阳极的高电平电压。第二电源电压ELVSS可以是提供给多个像素PX中的每一个中包括的发光二极管LED的阴极的低电平电压。第一电源电压ELVDD和第二电源电压ELVSS是用于使多个像素PX发射的驱动电压。

图14是示出根据本发明的实施例的显示装置的一个像素的电路图。作为示例，描述了图13的显示装置中包括的多个像素PX当中的放置在第n像素行和第m像素列中的像素PX。

参见图14，像素PX包括发光二极管LED和用于控制从第一电源电压ELVDD流到发光二极管LED的电流的像素电路10。第一栅线SLn、第二栅线SLIn、第三栅线SLBn、数据线DLm和发光控制线ELn可以连接到像素电路10。第二栅线SLIn可以是在第一栅线SLn之前的一个像素行对其施加栅信号的栅线。第三栅线SLBn可以是在第二栅线SLIn之前的一个像素行对其施加栅信号的栅线、对其施加与第二栅线SLIn相同的栅信号的栅线、对其施加与第一栅线SLn相同的栅信号的栅线或者比第一栅线SLn晚一个像素行对其施加栅信号的栅线。施加到第三栅线SLBn的栅信号可以根据显示装置的驱动方法而不同地改变。

像素电路10可以包括驱动晶体管TR11、开关晶体管TR12、补偿晶体管TR13、第一发光控制晶体管TR14、第二发光控制晶体管TR15、初始化晶体管TR16、重置晶体管TR17和存储电容器Cst。

驱动晶体管TR11包括连接到第一节点N11的栅电极、连接到第三节点N13的第一电极和连接到第二节点N12的第二电极。驱动晶体管TR11连接在第一电源电压ELVDD和发光二极管LED之间，并且响应于第一节点N11的电压来控制从第一电源电压ELVDD流到发光二极管LED的电流的量。驱动晶体管TR11可以进一步包括连接到栅电极的栅接触重叠层MG和连接到第二电极的半导体接触重叠层MS1。驱动晶体管TR11的栅接触重叠层MG可以电连接到第一节点N11，并且驱动晶体管TR11的半导体接触重叠层MS1可以电连接到第二节点N12。驱动晶体管TR11的栅接触重叠层MG和半导体接触重叠层MS1与驱动晶体管TR11的沟道区重叠。栅接触重叠层MG可以包括以上在图1至图4中描述的第一栅接触重叠层MG1和第二栅接触重叠层MG2。即，驱动晶体管TR11可以由图6至图9中描述的晶体管结构形成。另外，根据实施例，驱动晶体管可以由图1至图5中描述的晶体管结构形成。

开关晶体管TR12包括连接到第一栅线SLn的栅电极、连接到数据线DLm的第一电极和连接到第二节点N12的第二电极。开关晶体管TR12连接在数据线DLm和驱动晶体管TR11之间，并且根据施加到第一栅线SLn的栅导通电压的第一栅信号而导通，以将施加到数据线DLm的数据电压Vdat传输到第二节点N12。开关晶体管TR12可以进一步包括连接到栅电极的栅接触重叠层MG。开关晶体管TR12的栅接触重叠层MG与开关晶体管TR12的沟道区重叠。开关晶体管TR12的栅接触重叠层MG可以电连接到第一栅线SLn。开关晶体管TR12可以由图12中所示的晶体管结构形成。

补偿晶体管TR13包括第一补偿晶体管TR13-1和第二补偿晶体管TR13-2。第一补偿晶体管TR13-1包括连接到第一栅线SLn的栅电极、连接到第二补偿晶体管TR13-2的第二电极的第一电极和连接到第一节点N11的第二电极。第二补偿晶体管TR13-2包括连接到第一栅线SLn的栅电极、连接到第三节点N13的第一电极和连接到第一补偿晶体管TR13-1的第一电极的第二电极。第一补偿晶体管TR13-1和第二补偿晶体管TR13-2连接在驱动晶体管TR11的第二电极和栅电极之间，并且根据施加到第一栅线SLn的栅导通电压的第一栅信号而导通。第一补偿晶体管TR13-1和第二补偿晶体管TR13-2可以将驱动晶体管TR11二极管连接以补偿驱动晶体管TR11的阈值电压。第一补偿晶体管TR13-1和第二补偿晶体管TR13-2可以分别进一步包括栅接触重叠层MG。第一补偿晶体管TR13-1和第二补偿晶体管TR13-2的每个栅接触重叠层MG可以电连接到第一栅线SLn。第一补偿晶体管TR13-1和第二补偿晶体管TR13-2的每个栅接触重叠层MG与第一补偿晶体管TR13-1和第二补偿晶体管TR13-2的每个沟道区重叠。第一补偿晶体管TR13-1和第二补偿晶体管TR13-2可以由图12中所示的晶体管结构形成。在图14中，示出了补偿晶体管TR13包括第一补偿晶体管TR13-1和第二补偿晶体管TR13-2，但是根据实施例，补偿晶体管TR13可以被形成为一个。

第一发光控制晶体管TR14包括连接到发光控制线ELn的栅电极、连接到第一电源电压ELVDD的第一电极和连接到第二节点N12的第二电极。第一发光控制晶体管TR14连接在第一电源电压ELVDD和驱动晶体管TR11之间，并且根据施加到发光控制线ELn的栅导通电压的发光控制信号而导通，以将第一电源电压ELVDD传输到驱动晶体管TR11。

第二发光控制晶体管TR15包括连接到发光控制线ELn的栅电极、连接到第三节点N13的第一电极和连接到发光二极管LED的阳极的第二电极。第二发光控制晶体管TR15连接在驱动晶体管TR11和发光二极管LED之间，并且根据施加到发光控制线ELn的栅导通电压的发光控制信号而导通，以将流过驱动晶体管TR11的电流传输到发光二极管LED。

初始化晶体管TR16包括第一初始化晶体管TR16-1和第二初始化晶体管TR16-2。第一初始化晶体管TR16-1包括连接到第二栅线SLIn的栅电极、连接到第二初始化晶体管TR16-2的第二电极的第一电极和连接到第一节点N11的第二电极。第二初始化晶体管TR16-2包括连接到第二栅线SLIn的栅电极、连接到初始化电压Vint的第一电极和连接到第一初始化晶体管TR16-1的第一电极的第二电极。第一初始化晶体管TR16-1和第二初始化晶体管TR16-2连接在驱动晶体管TR11的栅电极和初始化电压Vint之间，并且根据施加到第二栅线SLIn的栅导通电压的第二栅信号而导通以将初始化电压Vint传输到第一节点N11，从而将驱动晶体管TR11的栅电压初始化为初始化电压Vint。第一初始化晶体管TR16-1和第二初始化晶体管TR16-2可以分别进一步包括连接到栅电极的栅接触重叠层MG。第一初始化晶体管TR16-1和第二初始化晶体管TR16-2的每个栅接触重叠层MG可以电连接到第二栅线SLIn。第一初始化晶体管TR16-1和第二初始化晶体管TR16-2的每个栅接触重叠层MG与第一初始化晶体管TR16-1和第二初始化晶体管TR16-2的每个沟道区重叠。第一初始化晶体管TR16-1和第二初始化晶体管TR16-2可以由图12中所示的晶体管结构形成。图14示出了初始化晶体管TR16包括第一初始化晶体管TR16-1和第二初始化晶体管TR16-2，但是根据实施例，初始化晶体管TR16可以被形成为一个。

重置晶体管TR17包括连接到第三栅线SLBn的栅电极、连接到初始化电压Vint的第一电极和连接到发光二极管LED的阳极的第二电极。重置晶体管TR17连接在发光二极管LED的阳极和初始化电压Vint之间，并且由施加到第三栅线SLBn的栅导通电压的第三栅信号导通。重置晶体管TR17可以将初始化电压Vint传输到发光二极管LED的阳极，以将发光二极管LED重置为初始化电压Vint。根据实施例，可以省略重置晶体管TR17。

驱动晶体管TR11、开关晶体管TR12、补偿晶体管TR13、第一发光控制晶体管TR14、第二发光控制晶体管TR15、初始化晶体管TR16和重置晶体管TR17可以各自是p沟道电场效应晶体管。用于导通p沟道电场效应晶体管的栅导通电压是低电平电压，而用于将其截止的栅截止电压是高电平电压。

根据实施例，驱动晶体管TR11、开关晶体管TR12、补偿晶体管TR13、第一发光控制晶体管TR14、第二发光控制晶体管TR15、初始化晶体管TR16和重置晶体管TR17中的至少一个可以是n沟道电场效应晶体管。用于导通n沟道电场效应晶体管的栅导通电压是高电平电压，而用于将其截止的栅截止电压是低电平电压。

存储电容器Cst包括连接到第一电源电压ELVDD的第一电极和连接到第一节点N11的第二电极。补偿了驱动晶体管TR11的阈值电压的数据电压被传输到第一节点N11，并且存储电容器Cst用于保持第一节点N11的电压。

发光二极管LED包括连接到第二发光控制晶体管TR15的第二电极的阳极和连接到第二电源电压ELVSS的阴极。发光二极管LED连接在像素电路10和第二电源电压ELVSS之间，从而以与从像素电路10供应的电流相对应的亮度发光。发光二极管LED可以包括发射层，发射层包括有机发光材料和无机发光材料中的至少一种。空穴和电子从阳极和阴极注入有机发射层中，并且当作为注入的空穴和电子的组合的激子从激发态下降到基态时，来自有机发射层的光的发射发生。发光二极管LED可以发射原色和白色中的一种。例如，原色可以是红色、绿色和蓝色的三种原色。原色的另一个示例可以是黄色、青色、洋红色等。

现在，参见图15描述包括其中驱动晶体管TR11由图6和图7中所示的晶体管结构形成的像素的显示装置的结构。

图15是示出根据本发明的实施例的显示装置的结构的截面图。

参见图15，有机层161可以放置在第一电极151、第二电极153和第二栅绝缘层142上。

像素电极171可以设置在有机层161上，并且像素电极171可以通过穿过有机层161的接触孔(未示出)电连接到驱动晶体管TR11的第一电极151。即，驱动晶体管TR11的第一电极151可以通过第二发光控制晶体管TR15电连接到发光二极管LED，并且在这种情况下，发光二极管LED的像素电极171(例如，阳极)可以通过有机层161的接触孔连接到第二发光控制晶体管TR15的第二电极。

发射层172放置在像素电极171上，并且电源电极173设置在发射层172上。电源电极173可以由诸如ITO、IZO等的透明导体形成。像素电极171、发射层172和电源电极173形成发光二极管LED。

限定发光二极管的区域的限定层162可以设置在像素电极171周围。用于保护发光二极管LED的封装层180可以放置在发光二极管LED上。封装层180可以由交替堆叠的无机层和有机层形成。根据实施例，封装层180可以被提供有诸如透明玻璃或塑料的封装构件，并且封装构件利用密封剂(未示出)接合到绝缘基板110，从而密封内部空间并且保护发光二极管LED。

由于以上参见图6和图7描述的实施例的特征可以全部应用于参见图15描述的实施例，因此省略了实施例之间的重复描述。

现在，将参见图16描述根据图14的实施例的包括像素的显示装置的驱动方法，并且参见图17和图18描述根据本发明的实施例的晶体管的特性。

图16是示出根据实施例的显示装置的驱动方法的时序图。图17是示出根据本发明的实施例的晶体管的特性的曲线图。图18是示出根据实施例的像素的电路图。

参见图16和图17，根据实施例的显示装置的驱动方法可以包括初始化时段T1、数据写入时段T2、重置时段T3和发光时段T4。

在初始化时段T1期间，第二栅信号SLI[n]作为栅导通电压On被施加。在这种情况下，第一栅信号SL[n]、第三栅信号SLB[n]和发光控制信号E[n]作为栅截止电压Off被施加。第一初始化晶体管TR16-1和第二初始化晶体管TR16-2由栅导通电压On的第二栅信号SLI[n]导通，并且初始化电压Vint被传送到第一节点N11。驱动晶体管TR11的栅电压可以由初始化电压Vint初始化。

第一初始化晶体管TR16-1和第二初始化晶体管TR16-2中的每一个包括栅接触重叠层MG。第二栅信号SLI[n]被施加到第一初始化晶体管TR16-1和第二初始化晶体管TR16-2的每个栅接触重叠层MG。于是，当第一初始化晶体管TR16-1和第二初始化晶体管TR16-2完全导通时，流过第一初始化晶体管TR16-1和第二初始化晶体管TR16-2的电流增大。参见图17和图18对此进行描述。

图17是示出一般晶体管TR_N和根据本发明的实施例的包括栅接触重叠层MG和半导体接触重叠层MS1的晶体管TR_S的特性曲线的曲线图。包括一般晶体管TR_N的像素电路20与图18中例示的像素电路20相同。在图18的像素电路20中，与图14的像素电路10相比，像素电路20中包括的所有晶体管是不具有图14中描述的栅接触重叠层MG和半导体接触重叠层MS1的一般晶体管TR_N。

在图17中，横轴表示晶体管的栅-源电压差Vgs，并且纵轴表示流到晶体管的电流Ids。

由于栅接触重叠层MG被包括在根据本发明的实施例的晶体管TR_S中，因此因为完全导通晶体管的栅-源电压差Vgs而流过根据本发明的实施例的晶体管TR_S的电流比流过一般晶体管TR_N的电流增大得更多。完全导通晶体管的栅-源电压差Vgs可以表示晶体管可以流过最大电流的栅-源电压差Vgs。换句话说，根据本实施例的增大通过晶体管TR_S的电流所需的电压低于增大通过一般晶体管TR_N的电流所需的电压。

再次参见图16，换句话说，由于第一初始化晶体管TR16-1和第二初始化晶体管TR16-2中的每一个包括栅接触重叠层MG，因此在第一初始化晶体管TR16-1和第二初始化晶体管TR16-2完全导通的状态下，流过第一初始化晶体管TR16-1和第二初始化晶体管TR16-2的电流增大。

在数据写入时段T2期间，第一栅信号SL[n]作为栅导通电压On被施加。在这种情况下，第二栅信号SLI[n]、第三栅信号SLB[n]和发光控制信号E[n]作为栅截止电压Off被施加。开关晶体管TR12、第一补偿晶体管TR13-1和第二补偿晶体管TR13-2由栅导通电压On的第一栅信号SL[n]导通。数据电压Vdat通过导通的开关晶体管TR12传输到第二节点N12。当第一补偿晶体管TR13-1和第二补偿晶体管TR13-2导通时，驱动晶体管TR11被二极管连接，并且其中补偿了驱动晶体管TR11的阈值电压的数据电压被传输到第一节点N11。传输到第一节点N11的电压可以被充入存储电容器Cst。

开关晶体管TR12包括栅接触重叠层MG，并且第一栅信号SL[n]被施加到开关晶体管TR12的栅接触重叠层MG。由于开关晶体管TR12包括栅接触重叠层MG，因此当开关晶体管TR12完全导通时，流过开关晶体管TR12的电流增大。而且，第一补偿晶体管TR13-1和第二补偿晶体管TR13-2中的每一个包括栅接触重叠层MG，并且第一栅信号SL[n]被施加到第一补偿晶体管TR13-1和第二补偿晶体管TR13-2的每个栅接触重叠层MG。由于第一补偿晶体管TR13-1和第二补偿晶体管TR13-2中的每一个包括栅接触重叠层MG，因此在第一补偿晶体管TR13-1和第二补偿晶体管TR13-2完全导通的状态下，流过第一补偿晶体管TR13-1和第二补偿晶体管TR13-2的电流增大。另外，由于驱动晶体管TR11包括栅接触重叠层MG，因此流过驱动晶体管TR11的电流也可以增大。

施加到数据线DLm的数据电压Vdat可以通过开关晶体管TR12、第一补偿晶体管TR13-1和第二补偿晶体管TR13-2更快地传输到第一节点N11，并且其中补偿了驱动晶体管TR11的阈值电压的数据电压可以被更快地充入存储电容器Cst。

在重置时段T3期间，栅导通电压On的第三栅信号SLB[n]被施加到第三栅线SLBn。在这种情况下，施加到第一栅线SLn的第一栅信号SL[n]、施加到第二栅线SLIn的第二栅信号SLI[n]和施加到发光控制线ELn的发光控制信号E[n]作为栅截止电压Off被施加。重置晶体管TR17由栅导通电压On的第三栅信号SLB[n]导通，并且初始化电压Vint被传输到发光二极管LED的阳极。发光二极管LED可以由初始化电压Vint重置。

在发光时段T4期间，发光控制信号E[n]作为栅导通电压On被施加。在这种情况下，第一栅信号SL[n]、第二栅信号SLI[n]和第三栅信号SLB[n]作为栅截止电压Off被施加。第一发光控制晶体管TR14和第二发光控制晶体管TR15由栅导通电压On的发光控制信号E[n]导通。第一电源电压ELVDD通过导通的第一发光控制晶体管TR14传输到第二节点N12，并且驱动晶体管TR11和发光二极管LED可以由导通的第二发光控制晶体管TR15电连接。与第一节点N11的电压相对应的电流通过驱动晶体管TR11从第一电源电压ELVDD流到发光二极管LED，并且发光二极管LED可以以与电流量相对应的亮度发射。在这种情况下，第一节点N11的电压被施加到驱动晶体管TR11的连接到第一节点N11的栅接触重叠层MG。而且，第一电源电压ELVDD被施加到驱动晶体管TR11的连接到第二节点N12的半导体接触重叠层MS1。由于驱动晶体管TR11包括半导体接触重叠层MS1，因此驱动晶体管TR11的数据范围增大。参见图17和图18对此进行描述。

在图17中，V0和V255表示基于256个灰度代表最小灰度(0灰度)的电流值和代表最大灰度(255灰度)的电流值的位置。由于根据本发明的实施例的晶体管TR_S中包括半导体接触重叠层MS1，因此随着栅-源电压差Vgs在显示灰度的范围内增大，与一般晶体管TR_N(例如，图17的像素电路20中包括的晶体管)的特性曲线相比，晶体管TR_S的特性曲线的斜率变化得更平缓。于是，根据本实施例的晶体管TR_S的数据范围DR2变得大于一般晶体管TR_N的数据范围DR1。数据范围是用于提供代表最小灰度的电流值的栅-源电压差Vgs与用于提供代表最大灰度的电流值的栅-源电压差Vgs之间的区间。换句话说，其中驱动根据本实施例的晶体管TR_S以显示最小灰度和最大灰度的驱动范围被增大。

如上所述，随着驱动晶体管TR11的数据范围增大，驱动晶体管TR11的输出对于栅-源电压差Vgs的变化不太敏感地变化，并且结果，根据驱动晶体管TR11中包括的特性的输出变化也变得不太敏感。于是，减小了在发光时段T4中发光的多个像素PX之间的特性变化，使得显示质量可以是均匀的并且可以改善显示质量。另外，由于驱动晶体管TR11的数据范围增大，因此可以显示更多种灰度的图像。

提供以上参考附图的详细描述以帮助全面理解由权利要求及其等同物所限定的本发明的实施例。它包括各种特定的细节以帮助理解，但是这些仅被视为示例。因此，本领域普通技术人员将认识到，在不脱离本发明的范围和精神的情况下，可以对本文中描述的实施例进行各种改变和修改。因此，本发明的范围应仅根据所附权利要求及其等同物来确定。