具体实施方式

本公开提供用于实施本公开的不同特征的许多不同实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征以使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。

包含集成电路的多个互补金属氧化物半导体(CMOS)器件可一起制作在半导体晶片上。半导体晶片包括具有用于集成芯片的特定区域的多个管芯。此外，半导体晶片可包括沿着半导体衬底的表面设置的内连结构。每一集成芯片包括被外围区环绕的器件区，其中器件区包括一个或多个半导体器件(例如，晶体管、光电探测器等)。在每一集成芯片的外围区之间存在切割道(scribe line)或切割街道。在沿着切割道进行的半导体晶片的划切工艺(cutting process)期间，管芯锯切引起的损坏可造成半导体晶片中的裂纹。这种管芯锯切引起的损坏可传播到管芯的器件区，从而使得半导体器件损坏和/或不可工作并降低制作工艺的良率。

可实施多种解决方案来减少由管芯锯切引起的损坏。举例来说，可增大相邻管芯之间的横向距离，从而减少管芯锯切引起的损坏通过半导体晶片传播到器件区的可能性。这继而会减少可设置在半导体晶片上的集成芯片的数目。此外，在沿着半导体衬底的上表面和/或下表面延伸的内连结构内可设置有密封环。密封环可横向环绕每一管芯的器件区。密封环可防止对设置在内连结构内的结构和/或层的损坏，然而管芯锯切引起的损坏仍可通过内连结构传播到半导体衬底且对设置在每一集成芯片的器件区内的半导体器件造成损坏。

因此，在一些实施例中，本公开涉及一种裂纹阻止结构，所述裂纹阻止结构设置在半导体衬底内并横向环绕集成芯片的器件区。举例来说，在半导体晶片内形成有多个集成芯片。半导体晶片包括沿着半导体衬底的表面设置的内连结构。每一集成芯片具有器件区，所述器件区包括一个或多个半导体器件，被外围区横向环绕。裂纹阻止结构设置在半导体衬底内且分别连续地包绕在对应的集成芯片的器件区周围。在每一裂纹阻止结构之间设置有切割道。在沿着切割道进行的半导体晶片的划切工艺期间，管芯锯切引起的损坏可造成半导体晶片中的裂纹。管芯锯切引起的损坏可传播到半导体衬底。然而，通过在半导体衬底内以及在横向上围绕器件区设置裂纹阻止结构，能够防止和/或阻止管芯锯切引起的损坏到达所述一个或多个半导体器件。这继而会防止所述一个或多个半导体器件被损坏，且提高用于将集成芯片从半导体晶片单体化的制作工艺的工艺良率。

图1A示出半导体晶片100的俯视图的一些实施例，半导体晶片100具有彼此横向相邻的多个单独的管芯101。图1A示出沿着图1B所示线A-A’截取的半导体晶片100的俯视图的一些实施例。

在一些实施例中，每一单独的管芯101具有器件区109。器件区109可包括设置在半导体衬底内和/或设置在半导体衬底上的一个或多个半导体器件(例如，晶体管、光电探测器等)。裂纹阻止结构107连续地包绕在器件区109的外周周围，其中器件区109在裂纹阻止结构107的内周之间横向间隔开。在一些实施例中，在制作期间，通过使用单体化工艺沿着正交切割道(或锯切“街道”)103、105“切割”半导体晶片来使单独的管芯101彼此分离。在一些实施例中，单体化工艺包括使用刀片锯和/或划切激光来完全切穿切割道。在这种实施例中，划切引起的损坏(例如裂纹)可能发生在半导体晶片100中。裂纹阻止结构107布置在切割道103、105与对应的器件区109之间，使得裂纹阻止结构107可抑制和/或阻止划切引起的损坏到达器件区109。这继而会防止所述一个或多个半导体器件被损坏且提高用于将单独的管芯101单体化的制作工艺的工艺良率。

图1B示出沿线A-A’截取的图1A所示半导体晶片100的一些实施例的剖视图。

如图1B所示，半导体晶片100包括上覆在半导体结构102上的内连结构104以及上覆在内连结构104上的半导体衬底114。在一些实施例中，半导体结构102可例如被配置成支撑结构(例如，载体衬底)，或者可被配置成具有电耦合到内连结构104的应用专用集成电路(application specific integrated circuit，ASIC)器件(未示出)的ASIC结构。内连结构104包括内连介电结构106、多条导电配线108以及多个导通孔110。内连结构104被配置成将设置在半导体衬底114上和/或设置在半导体衬底114内的一个或多个半导体器件126(例如，晶体管)电耦合到其他半导体器件(未示出)(例如，半导体结构102内的ASIC器件)。此外，在半导体衬底114内可设置有多个光电探测器128。光电探测器128被配置成吸收入射辐射(例如，光子)并产生与入射辐射对应的电信号。电信号可例如通过所述一个或多个半导体器件126传输。

第一隔离结构120从半导体衬底114的前侧114f延伸到位于前侧114f上方的点。第二隔离结构122从位于半导体衬底114的前侧114f上方的点延伸到半导体衬底114的背侧114b，其中背侧114b与前侧114f相对。在一些实施例中，第一隔离结构120及第二隔离结构122围绕每一光电探测器128而横向延伸。在一些实施例中，第一隔离结构120及第二隔离结构122被配置成将光电探测器128彼此电隔离。此外，第一隔离结构120及第二隔离结构122可将所述一个或多个半导体器件126彼此电隔离。另外，上部像素结构130上覆在半导体衬底114的背侧114b上。在一些实施例中，上部像素结构130可例如包括抗反射层、滤色器、像素栅格结构(pixel grid structure)、微透镜、和/或类似器件。

此外，半导体晶片100包括与第二管芯101b横向相邻的第一管芯101a。第一管芯101a与第二管芯101b通过切割道105彼此横向分离且各自包括被外围区111横向环绕的器件区109。所述一个或多个半导体器件126和/或光电探测器128横向布置在器件区109内。外围区111包绕在器件区109的外周周围且连续地环绕所述一个或多个半导体器件126和/或光电探测器128。密封环结构112横向设置在外围区111内且横向环绕器件区109。密封环结构112包括一个或多个彼此同心对齐的环形结构。在一些实施例中，密封环结构112包括导电配线108及导通孔110。当从上方观察时，作为密封环结构112的一部分的导电配线108及导通孔110可具有环形，使得它们连续包绕在器件区109周围。在一些实施例中，密封环结构112可从内连结构104的底表面连续延伸到半导体衬底114的前侧114f。

第一管芯101a及第二管芯101b各自包括设置在外围区111内的裂纹阻止结构107。在一些实施例中，裂纹阻止结构107从半导体衬底114的前侧114f连续延伸到半导体衬底114的背侧114b。裂纹阻止结构107横向包围器件区109，且被配置成防止对设置在半导体衬底114内的所述一个或多个半导体器件126和/或光电探测器128的损坏。因此，裂纹阻止结构107界定分别保护第一管芯101a及第二管芯101b的器件区109的壁或障壁。举例来说，裂纹阻止结构107可保护器件区109免受对半导体晶片100执行的单体化工艺的影响。在一些实施例中，单体化工艺可包括利用切割锯和/或切割激光沿着切割道105划切和/或使半导体晶片100断裂。切割锯和/或切割激光可切穿半导体晶片100的整个厚度。在又一些实施例中，在单体化工艺期间，在半导体晶片100内可形成裂纹131。举例来说，裂纹131可从半导体衬底114的背侧114b延伸到位于背侧114b下方的点。在一些实施例中，裂纹131可能归因于单体化工艺期间在半导体衬底114的晶格上引起的机械应变(mechanical strain)。裂纹131可从切割道105横向延伸且连续延伸到裂纹阻止结构107的侧壁。在一些实施例中(如图1B所示)，裂纹131可延伸到裂纹阻止结构107中。然而，由于裂纹阻止结构107的宽度、材料和/或结构，可阻止或抑制裂纹131到达器件区109。这继而会防止对设置在半导体衬底114内/设置在半导体衬底114上的所述一个或多个半导体器件126、光电探测器128、其他器件(未示出)和/或其他掺杂区(未示出)的损坏。因此，裂纹阻止结构107可提高半导体晶片100的结构完整性且可提高用于将第一集成电路管芯101a及第二集成电路管芯101b单体化的制作工艺的工艺良率。

图1C示出沿着线A-A’截取的图1B所示半导体晶片100的一些实施例的俯视图。在又一些实施例中，图1B示出沿着线B-B’截取的图1C所示半导体晶片100的剖视图。

如图1C所示，半导体晶片100上设置有多个管芯101a到101d，且所述多个管芯101a到101d彼此横向相邻。管芯101a到101d通过切割道105、103彼此横向分离。在一些实施例中，第一切割道103在第一方向上连续延伸且第二切割道105在与第一方向正交的第二方向上连续延伸。每一管芯101a到101d包括横向包围器件区109的裂纹阻止结构107。裂纹阻止结构107在垂直方向上设置在密封环结构112上方。在裂纹阻止结构107的内侧壁与设置在器件区109内的光电探测器128之间，横向设置有导电屏蔽结构132。在一些实施例中，导电屏蔽结构132被配置成防止光电探测器128之间的串扰。第二隔离结构122围绕每一光电探测器128连续延伸。此外，如图1C所示，当从上方观察时，裂纹阻止结构107和/或密封环结构112可为环形。在这种实施例中，环形可例如为矩形、三角形、圆形、椭圆形或另一种合适的形状。在一些实施例中，密封环结构112及裂纹阻止结构107被配置成在沿着第一切割道103和/或第二切割道105执行单体化工艺的同时防止对设置在器件区109内的半导体器件(未示出)和/或光电探测器的损坏。这继而可防止和/或阻止半导体衬底114的网格结构(lattice structure)的破裂或断裂，从而提高对管芯101a到101d执行的单体化工艺的工艺良率。

图2A示出集成芯片200的一些实施例的剖视图。在又一些实施例中，集成芯片200可为在对图1A到图1C所示半导体晶片100执行单体化工艺之后的切割管芯。在这种实施例中，集成芯片200可与执行单体化工艺之后的图1B到图1C所示的第一管芯101a对应。

集成芯片200包括上覆在半导体结构102上的内连结构104以及上覆在内连结构104上的半导体衬底114。在一些实施例中，半导体结构102可例如被配置成支撑结构(例如，载体衬底)，或者可被配置成具有电耦合到内连结构104的应用专用集成电路(ASIC)器件(未示出)的ASIC结构。内连结构104包括内连介电结构106、多条导电配线108以及多个导通孔110。内连介电结构106可例如为或包括一个或多个层间介电(inter-level dielectric，ILD)层。所述一个或多个ILD层可例如分别为或包含氧化物(例如二氧化硅)、低介电常数介电材料、或另一种合适的介电材料。在又一些实施例中，导电配线108和/或导通孔110可例如分别为或包含铜、铝、钨、钛、前述材料的组合等。

半导体衬底114可例如为或包括块状衬底(例如，块状硅衬底)、绝缘体上硅(silicon-on-insulator，SOI)衬底、硅锗(SiGe)衬底、或包括第一掺杂类型(例如，p型掺杂)的一些其他合适的衬底。在一些实施例中，在半导体衬底114内设置有多个光电探测器128，且所述多个光电探测器128可分别包括与第一掺杂类型相反的第二掺杂类型(例如，n型掺杂)。在半导体衬底114上和/或半导体衬底114内设置有一个或多个半导体器件126。所述一个或多个半导体器件126可例如为或包括被配置成将捕获的电荷从光电探测器128传输到内连结构104的像素器件(例如，传输晶体管、复位晶体管、源极跟随器晶体管(source-follower transistor)等)。第一隔离结构120及第二隔离结构122横向环绕每一光电探测器128。在一些实施例中，第一隔离结构120可例如被配置成浅沟槽隔离(shallow trenchisolation，STI)结构。在又一些实施例中，第二隔离结构122可例如被配置成深沟槽隔离(deep trench isolation，DTI)结构。在一些实施例中，第一隔离结构120可例如为或包含氧化硅、氮化硅、另一种合适的介电材料等。在又一些实施例中，第二隔离结构122可例如为或包含氧化物(例如，二氧化硅)、氮化硅、碳化硅、氧化铪、氧化铝、导电材料等。在再一些实施例中，第一隔离结构120可包含第一材料且第二隔离结构122可包含与第一材料不同的第二材料。

上部像素结构130上覆在半导体衬底114上且包括上部介电结构205、导电屏蔽结构132、栅格结构204、多个滤色器206和/或多个微透镜208。导电屏蔽结构132可被配置成防止光电探测器128之间的串扰。在一些实施例中，栅格结构204可例如为或包括介电栅格结构、金属栅格结构、前述结构的组合等。举例来说，栅格结构204可为或包括介电栅格结构，所述介电栅格结构被配置成利用相邻的滤色器206实现全内反射(total internalreflection，TIR)。此外，滤色器206上覆在半导体衬底114的背侧114b上且分别被配置成使第一范围的波长通过而同时阻挡与第一范围不同的第二范围的波长。在滤色器206之上设置有多个微透镜。微透镜被配置成将入射辐射朝光电探测器128聚焦。

裂纹阻止结构107在横向上连续地环绕器件区109。裂纹阻止结构107可包括各自横向环绕器件区109的一个或多个结构。举例来说，裂纹阻止结构107可包括外侧裂纹阻止结构107a及内侧裂纹阻止结构107b。内侧裂纹阻止结构107b在外侧裂纹阻止结构107a的内侧壁之间横向间隔开，其中外侧裂纹阻止结构107a横向包围内侧裂纹阻止结构107b。在一些实施例中，外侧裂纹阻止结构107a与内侧裂纹阻止结构107b同心。此外，内侧裂纹阻止结构107b及外侧裂纹阻止结构107a可分别包括第一裂纹阻止段201及第二裂纹阻止段203。在一些实施例中，第一裂纹阻止段201和/或第二裂纹阻止段203可例如分别为或包含空气、氧化物(例如，二氧化硅)、氮化硅、碳化硅、氧化铪、氧化铝、金属材料(例如，铜、铝)、前述材料的组合等。在一些实施例中，第一裂纹阻止段201可包含第三材料且第二裂纹阻止段203可包含与第三材料不同的第四材料。举例来说，第三材料可包括介电材料且第四材料包括金属材料。此外，第一裂纹阻止段201和/或第二裂纹阻止段203可为或包含空气，使得在内侧裂纹阻止结构107b及外侧裂纹阻止结构107a(未示出)的位置存在开口。此外，裂纹阻止结构107包含与半导体衬底114不同的材料，使得当由锯或激光引起的损坏导致半导体衬底114的晶格中的断裂或裂纹时，所述断裂或裂纹可能不会穿过裂纹阻止结构107延伸到器件区109。

如图2A所示，第一裂纹131可从半导体衬底114的背侧114b延伸到外侧裂纹阻止结构107a的侧壁。在一些实施例中，裂纹131延伸到外侧裂纹阻止结构107a中。此外，由于对集成芯片200执行的单体化工艺，第一裂纹131可为位于半导体衬底114中的空隙和/或开口。单体化工艺包括从图1A到图1C所示半导体晶片100将集成芯片200单体化。裂纹131可能由在单体化工艺期间使用的锯刀片和/或激光引起的损坏而产生。在又一些实施例中，第二裂纹202可从半导体衬底114的背侧114b延伸到外侧裂纹阻止结构107a的另一侧壁。在这种实施例中，第一裂纹131位于裂纹阻止结构107的第一侧上，且第二裂纹202位于裂纹阻止结构107的与第一侧相对的第二侧上。在再一些实施例中，第一裂纹131或第二裂纹202可延伸穿过外侧裂纹阻止结构107a的整个宽度、穿过设置在外侧裂纹阻止结构107a与内侧裂纹阻止结构107b之间的半导体衬底114到达内侧裂纹阻止结构107b的侧壁(未示出)。在这种实施例中，第一裂纹131或第二裂纹202可在内侧裂纹阻止结构107b处停止且可不延伸到器件区109中。因此，在一些实施例中，由于裂纹阻止结构107横向包围器件区109且包含与半导体衬底114不同的材料，因此由锯和/或激光引起的损坏可能不会到达设置在器件区109中的有源器件。在再一些实施例中，省略第一裂纹131及第二裂纹202(未示出)。

图2B示出沿着线C-C’截取的图2A所示集成芯片200的一些实施例的俯视图。在一些实施例中，图2A示出沿着线C-C’截取的图2B所示集成芯片200的剖视图。

外侧裂纹阻止结构107a横向包绕在内侧裂纹阻止结构107b周围。在一些实施例中，当从上方观察时，外侧裂纹阻止结构107a和/或内侧裂纹阻止结构107b可例如分别具有矩形环形、圆形环形、椭圆形环形或其他合适的形状。因此，裂纹阻止结构107横向包围光电探测器128，其中裂纹阻止结构107防止和/或减轻第一裂纹131和/或第二裂纹202到达光电探测器128。这继而会提高集成芯片200的性能、耐久性和/或可靠性。

图3A示出根据图1A到图1C所示半导体晶片100的一些替代实施例的半导体晶片300a的剖视图。

在一些实施例中，半导体结构102被配置成结合到内连结构104的应用专用集成电路(ASIC)结构。在又一些实施例中，半导体结构102包括上覆在ASIC衬底302上的ASIC内连结构304。在一些实施例中，内连结构104与ASIC内连结构304在结合界面处彼此接触。在一些实施例中，ASIC衬底302可例如为或包括单晶硅衬底、块状硅衬底、硅锗(SiGe)、绝缘体上硅(SOI)衬底、另一种合适的衬底等。在ASIC衬底302内和/或在ASIC衬底302上可设置有一个或多个逻辑器件305。所述一个或多个逻辑器件305可例如被配置成晶体管。在这种实施例中，逻辑器件305可包括源极/漏极区309、侧壁间隔件结构308及栅极结构306。此外，一个或多个逻辑器件305可通过ASIC内连结构304电耦合到内连结构104。在一些实施例中，ASIC内连结构304包括内连介电结构106、多条导电配线108和/或多个导通孔110。

在一些实施例中，半导体晶片300a包括与第二管芯101b横向相邻的第一管芯101a，第一管芯101a与第二管芯101b通过切割道105彼此分离。第一管芯101a及第二管芯101b各自包括被外围区111横向包围的器件区109。在一些实施例中，所述一个或多个逻辑器件305、所述一个或多个半导体器件126及光电探测器128在器件区109内横向间隔开。在一些实施例中，所述一个或多个半导体器件126可包括沿着半导体衬底114的前侧114f设置的栅极结构312以及围绕栅极结构312的侧壁设置的侧壁间隔件结构310。第一管芯101a及第二管芯101b各自包括从ASIC衬底302的上表面延伸到半导体衬底114的前侧114f的密封环结构112。密封环结构112连续延伸穿过ASIC内连结构304及内连结构104。密封环结构112连续地包绕在器件区109周围。此外，第一管芯101a及第二管芯101b各自包括第一隔离结构120及第二隔离结构122。第一隔离结构120及第二隔离结构122被配置成将所述一个或多个半导体器件126和/或光电探测器128彼此电隔离。在一些实施例中，第二隔离结构122从第一隔离结构120的上表面延伸到半导体衬底114的背侧114b。在又一些实施例中，第二隔离结构122可包括第一隔离层314及第二隔离层316。第一隔离层314可连续包绕在第二隔离层316周围。在一些实施例中，第一隔离层314可例如为或包含氮化硅、碳化硅、金属氧化物(例如，氧化铪、氧化铝)、前述材料的组合等。此外，第二隔离层316可例如为或包括二氧化硅、氮化硅、碳化硅、金属氧化物、金属(例如，铝、铜、钨、钛)、前述材料的组合等。在一些实施例中，第一隔离层314可包含与第二隔离层316不同的材料。

在一些实施例中，裂纹阻止结构107连续包绕在对应的器件区109周围且分别包括第一裂纹阻止段201以及上覆在第一裂纹阻止段201上的第二裂纹阻止段203。在又一些实施例中，第一裂纹阻止段201可例如为浅沟槽隔离(STI)结构和/或可包含与第一隔离结构120相同的材料和/或形状。在再一些实施例中，第二裂纹阻止段203可例如为深沟槽隔离(DTI)结构和/或可包含与第二隔离结构122相同的材料和/或形状。在一些实施例中，第二裂纹阻止段203可包括第一裂纹阻止层322及第二裂纹阻止层324。在一些实施例中，第一裂纹阻止层322可被配置成钝化层和/或可例如为或包含氮化硅、碳化硅、金属氧化物(例如，氧化铪、氧化铝)、前述材料的组合等。在又一些实施例中，第二裂纹阻止层324可例如为或包含氧化硅、空气、金属氧化物、金属(例如，铜、铝、钛)、前述材料的组合等。在再一些实施例中，第一裂纹阻止层322可为或包含与第二裂纹阻止层324不同的材料。在一些实施例中，第一隔离层314可为或包含与第一裂纹阻止层322相同的材料，和/或第二隔离层316可为或包含与第二裂纹阻止层324相同的材料。在一些实施例中，第一裂纹阻止段201从半导体衬底114的前侧114f延伸到位于半导体衬底114的前侧114f上方的点且第二裂纹阻止段203从所述点延伸到半导体衬底114的背侧114b。

在一些实施例中，第一裂纹阻止段201具有处于约0.3微米到15微米的范围内的第一宽度w1。在又一些实施例中，第二裂纹阻止段203具有处于约0.1微米到10微米的范围内的第二宽度w2。在再一些实施例中，第二裂纹阻止段203具有处于约1微米到10微米的范围内的高度h1。在一些实施例中，如果第一宽度w1小于0.3微米，则第二宽度w2小于0.1微米，和/或高度h1小于1微米，则裂纹阻止结构107可能不能防止和/或抑制由于例如单体化工艺导致的裂纹到达器件区109。在又一些实施例中，如果第一宽度w1大于15微米，第二宽度w2大于10微米，和/或高度h1大于10微米，则可减少可设置在半导体衬底114上和/或可设置在半导体衬底114内的光电探测器128和/或半导体器件126的数目。在一些实施例中，第一宽度w1比第二宽度w2大至少两倍。密封环结构112具有第三宽度w3。在一些实施例中，第二宽度w2比第三宽度w3大(未示出)，使得密封环结构112的外侧壁在第一裂纹阻止段201的外侧壁(未示出)之间横向间隔开。在又一些实施例中，第一裂纹阻止段201、第二裂纹阻止段203和/或密封环结构112彼此同心。在再一些实施例中，第一裂纹阻止段201与第二裂纹阻止段203彼此同心，而密封环结构112的中心相对于裂纹阻止结构107的中心(未示出)横向偏置开。

如图3A所示，裂纹阻止结构107从半导体衬底114的前侧114f连续延伸到半导体衬底114的背侧114b。在一些实施例中，在沿着切割道105执行的单体化工艺期间，裂纹阻止结构107可抑制和/或防止由于锯和/或激光引起的损坏(例如，由单体化工艺)引起的裂纹到达器件区109。

图3B示出根据图3A所示半导体晶片300a的一些替代实施例的半导体晶片300b的剖视图，其中省略第一隔离结构(图3A所示120)及第一裂纹阻止段(图3A所示201)。

在一些实施例中，裂纹阻止结构107各自包括从半导体衬底114的背侧114b延伸到位于背侧114b下方的点的第二裂纹阻止段203。在又一些实施例中，第二裂纹阻止段203包括第一裂纹阻止层322及第二裂纹阻止层324。在再一些实施例中，裂纹阻止结构107的下表面可在垂直方向上设置在光电探测器128下方。在一些实施例中，通过省略第一隔离结构(图3A所示120)及第一裂纹阻止段(图3A所示201)，可减少与制作半导体晶片300b相关联的时间及成本。

图3C示出根据图3B所示半导体晶片300b的一些替代实施例的半导体晶片300c的剖视图，其中裂纹阻止结构107包括外侧裂纹阻止结构107a及内侧裂纹阻止结构107b。

在一些实施例中，内侧裂纹阻止结构107b及外侧裂纹阻止结构107a分别包括第一裂纹阻止层322及第二裂纹阻止层324。在又一些实施例中，内侧裂纹阻止结构107b及外侧裂纹阻止结构107a分别从半导体衬底114的前侧114f延伸到半导体衬底114的背侧114b。在再一些实施例中，第二隔离结构122可分别从前侧114f连续延伸到背侧114b。

图3D示出根据图3A所示半导体晶片300a的一些替代实施例的半导体晶片300d的剖视图。

在一些实施例中，裂纹阻止结构107分别包括第一裂纹阻止段201及第二裂纹阻止段203。第二裂纹阻止段203及第二隔离结构122各自包括第一裂纹阻止层322及第二裂纹阻止层324。在一些实施例中，第一裂纹阻止层322及第二裂纹阻止层324跨越半导体衬底114的背侧114b连续延伸。在再一些实施例中，可省略第一裂纹阻止段201和/或第一隔离结构120。

在一些实施例中，图3A到图3D所示半导体晶片300a到300d示出在后段(BEOL)工艺期间形成裂纹阻止结构107和/或第二隔离结构122的一些实施例。在这种实施例中，在形成裂纹阻止结构107和/或第二隔离结构122之前，在半导体衬底114的前侧114f之上形成内连结构104。此外，在一些实施例中，由于例如过刻蚀(over-etch)，裂纹阻止结构107和/或第二隔离结构122可分别在前侧114f下方在垂直方向上延伸到内连结构104中(未示出)。

图4A示出根据图1A到图1C所示半导体晶片100的一些替代实施例的半导体晶片400a的剖视图。

在一些实施例中，裂纹阻止结构107包括第一裂纹阻止段201及第二裂纹阻止段203。在又一些实施例中，第一裂纹阻止段201可从前侧114f延伸到位于前侧114f上方的点，且第二裂纹阻止段203可从前侧114f延伸到背侧114b。在这种实施例中，第二裂纹阻止段203可延伸穿过第一裂纹阻止段201的至少一部分。此外，在一些实施例中，第二隔离结构122可从前侧114f延伸穿过第一隔离结构120到达背侧114b。

图4B示出根据图1A到图1C所示半导体晶片100的一些替代实施例的半导体晶片400b的剖视图。

在一些实施例中，裂纹阻止结构107包括第二裂纹阻止段203，其中第二裂纹阻止段203从前侧114f连续延伸到背侧114b。此外，第二裂纹阻止段203包括第一裂纹阻止层322及第二裂纹阻止层324。在这种实施例中，第二裂纹阻止层324从前侧114f延伸到在垂直方向上位于背侧114b下方的点。

图4C示出根据图4A所示半导体晶片400a的一些替代实施例的半导体晶片400c的剖视图，其中第二裂纹阻止段203和/或第二隔离结构122在垂直方向上从半导体衬底114的前侧114f延伸到位于背侧114b下方的点。

图4D示出根据图4C所示半导体晶片400c的一些替代实施例的半导体晶片400d的剖视图，其中第二裂纹阻止段203从第一裂纹阻止段201的上表面延伸到在垂直方向上位于半导体衬底114的背侧114b下方的点。在又一些实施例中，第二隔离结构122从第一隔离结构120的上表面延伸到在垂直方向上位于背侧114b下方的点。

图4E示出根据图4A所示半导体晶片400a的一些替代实施例的半导体晶片400e的剖视图，其中省略第一裂纹阻止段201(图4A所示第一裂纹阻止段201)和/或第一隔离结构(图4A所示120)。在一些实施例中，通过省略第一裂纹阻止段201(图4A所示第一裂纹阻止段201)和/或第一隔离结构(图4A所示120)，可减少与形成半导体晶片400e相关联的成本及时间。

图4F示出根据图4A所示半导体晶片400a的一些替代实施例的半导体晶片400f的剖视图，其中裂纹阻止结构107分别包括裂纹阻止开口401。在这种实施例中，裂纹阻止结构107可例如为或包含空气。

图4G示出根据图4A所示半导体晶片400a的一些替代实施例的半导体晶片400g的剖视图，其中ASIC裂纹阻止结构402设置在第一管芯101a及第二管芯101b的外围区111内。可理解，ASIC裂纹阻止结构402可被配置成图1A到图1C、图2A到图2B、图3A到图3D或图4A到图4F所示裂纹阻止结构107(未示出)。因此，ASIC裂纹阻止结构402被配置成防止在沿着切割道105执行的单体化工艺期间对设置在ASIC衬底302内和/或设置在ASIC衬底302上的所述一个或多个逻辑器件305的损坏。这继而可进一步提高半导体晶片400f的工艺良率、性能、耐久性和/或结构完整性。在再一些实施例中，可理解，图4F所示ASIC裂纹阻止结构402可设置在图1A到图1C、图2A到图2B、图3A到图3D或图4A到图4F所示的半导体结构102内(未示出)。

在一些实施例中，图4A到图4G所示半导体晶片400a到400g示出在前段(FEOL)工艺期间形成裂纹阻止结构107和/或第二隔离结构122的一些实施例。在这种实施例中，在形成裂纹阻止结构107和/或第二隔离结构122之后，在半导体衬底114的前侧114f之上形成内连结构104。

图5到图16示出根据本公开的形成集成芯片的第一方法的一些实施例的剖视图500到剖视图1600，所述集成芯片具有横向环绕器件区的裂纹阻止结构。尽管参照第一方法阐述了图5到图16所示的剖视图500到剖视图1600，但是应理解，图5到图16所示结构并非仅限于第一方法，而是可单独地独立于第一方法。此外，尽管图5到图16被阐述为一系列动作，然而应理解，这些动作并不是限制性的，这是因为在其他实施例中可改变所述动作的次序，且所公开的方法也适用于其他结构。在其他实施例中，可全部或部分地省略所示出和/或所阐述的一些动作。

如图5所示剖视图500所示，提供半导体衬底114且在半导体衬底114内形成多个光电探测器128。在一些实施例中，半导体衬底114可例如为块状衬底(例如，块状硅衬底)、绝缘体上硅(SOI)衬底或一些其他合适的衬底，和/或可具有第一掺杂类型(例如，n型掺杂)。在一些实施例中，形成所述多个光电探测器128的工艺可包括：在半导体衬底114的前侧114f之上形成掩蔽层(未示出)；根据掩蔽层选择性地将掺杂剂注入到前侧114f中，从而在半导体衬底114内形成光电探测器128；以及执行移除工艺以移除掩蔽层。在又一些实施例中，光电探测器128包括与第一掺杂类型相反的第二掺杂类型(例如，p型掺杂)。在再一些实施例中，半导体衬底114包括彼此横向相邻的第一管芯101a与第二管芯101b。第一管芯101a及第二管芯101b分别包括被外围区111横向包围的器件区109。光电探测器128分别横向形成在第一管芯101a及第二管芯101b的器件区109内。

如图6所示剖视图600所示，在半导体衬底114的前侧114f之上形成一个或多个半导体器件126(例如，晶体管)。在一些实施例中，所述一个或多个半导体器件126可例如为像素器件(例如，传输晶体管、源极跟随器晶体管、选择晶体管、垂直晶体管、前述器件的组合等)。形成所述一个或多个半导体器件126的工艺包括：在前侧114f之上形成栅极结构312；在半导体衬底114内形成一个或多个掺杂区(例如，源极/漏极区)；和/或围绕栅极结构312的侧壁形成侧壁间隔件结构310。在一些实施例中，可在半导体衬底114的前侧114f中形成第一隔离结构120和/或第一裂纹阻止段201。第一隔离结构120和/或第一裂纹阻止段201从前侧114f延伸到位于前侧114f下方的点。在一些实施例中，形成第一隔离结构120和/或第一裂纹阻止段201的工艺包括：在前侧114f之上形成掩蔽层(未示出)；根据掩蔽层选择性地刻蚀半导体衬底114以界定多个沟槽；在沟槽中沉积(例如，通过化学气相沉积(chemicalvapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)等沉积)介电材料(例如，二氧化硅、氮化硅、碳化硅、前述材料的组合等)，从而界定第一隔离结构120和/或第一裂纹阻止段201；以及执行移除工艺以移除掩蔽层。在再一些实施例中，第一隔离结构120和/或第一裂纹阻止段201可各自被配置成浅沟槽隔离(STI)结构。

如图7所示剖视图700所示，在半导体衬底114的前侧114f以及所述一个或多个半导体器件126之上形成内连结构104。在一些实施例中，内连结构104包括内连介电结构106、多个导通孔110及多条导电配线108。在又一些实施例中，内连介电结构106包括多个层间介电(ILD)层，所述多个层间介电(ILD)层可例如分别为或包含氧化物(例如，二氧化硅)、低介电常数介电材料、极低介电常数介电材料、另一种合适的介电材料等。在又一些实施例中，导通孔110和/或导电配线108可例如通过单镶嵌工艺和/或双镶嵌工艺形成。密封环结构112从半导体衬底114的前侧114f延伸到内连结构104的顶表面。密封环结构112分别设置在第一管芯101a及第二管芯101b的外围区111内且横向包围器件区109。在一些实施例中，密封环结构112直接上覆在第一裂纹阻止段201上。

如图8所示剖视图800所示，将图7所示结构旋转并结合到半导体结构102。在一些实施例中，结合工艺可包括执行熔合结合工艺、共晶结合工艺、前述结合工艺的组合、或另一种合适的结合工艺。在一些实施例中，半导体结构102可被配置成图3A所示半导体结构102或者可被配置成载体衬底。

如图9所示剖视图900所示，对半导体衬底114执行薄化工艺。在一些实施例中，薄化工艺将半导体衬底114的初始厚度Ti减小到厚度Ts。在一些实施例中，薄化工艺暴露出光电探测器128的上表面。在又一些实施例中，薄化工艺可包括执行平坦化工艺(例如，化学机械平坦化(chemical mechanical planarization，CMP)工艺)、研磨工艺、和/或一种或多种刻蚀工艺。

如图10所示剖视图1000所示，在半导体衬底114的背侧114b之上形成掩蔽层1002。掩蔽层1002可例如为或包括硬掩模层、光刻胶等。在一些实施例中，掩蔽层1002包括界定暴露出背侧114b的多个开口的多个侧壁。

如图11所示剖视图1100所示，根据掩蔽层(图10所示1002)对半导体衬底114执行刻蚀工艺，从而界定多个隔离开口1102及多个裂纹阻止开口1104。在一些实施例中，刻蚀工艺包括对半导体衬底114执行干式刻蚀工艺。在又一些实施例中，所述多个隔离开口1102及所述多个裂纹阻止开口1104从背侧114b延伸到位于背侧114b下方的点。在再一些实施例中，所述点与第一裂纹阻止段201及第一隔离结构120的上表面对齐。

如图12所示剖视图1200所示，在半导体衬底114的背侧114b之上形成钝化层1202。钝化层1202至少局部地衬于隔离开口1102及裂纹阻止开口1104上。在一些实施例中，钝化层1202可通过CVD、PVD、ALD或另一种合适的沉积工艺沉积。在又一些实施例中，钝化层1202可例如为或包含氮化硅、碳化硅、氧化铪、氧化铝等。

如图13所示剖视图1300所示，在半导体衬底114及钝化层1202之上形成上部隔离结构1302。在一些实施例中，上部隔离结构1302填充隔离开口(图12所示1102)及裂纹阻止开口(图12所示1104)的剩余部分。在一些实施例中，上部隔离结构1302可例如为或包含氧化硅、氮化硅、碳化硅、金属氧化物、金属(例如，铝、铜、钨、钛)、另一种合适的材料等。

如图14所示剖视图1400所示，对钝化层(图13所示1202)及上部隔离结构(图13所示1302)执行平坦化工艺(例如，CMP工艺)直到暴露出半导体衬底114的背侧114b，从而界定第二隔离结构122及第二裂纹阻止结构203。在一些实施例中，第二隔离结构122及第二裂纹阻止结构203包括第一裂纹阻止层322及第二裂纹阻止层324。

如图15所示剖视图1500所示，在半导体衬底114的背侧114b之上形成上部像素结构130。在一些实施例中，上部像素结构130包括上部介电结构205、栅格结构204、多个滤色器206及多个微透镜208。在又一些实施例中，上部介电结构205、栅格结构204和/或所述多个滤色器206可例如通过CVD、PVD、ALD、溅镀、无电镀覆、或另一种合适的生长或沉积工艺来沉积或生长。在又一些实施例中，切割道105横向设置在第一管芯101a与第二管芯101b之间。

如图16所示剖视图1600所示，沿着切割道(图15所示105)执行单体化工艺以将第一管芯101a及第二管芯101b单体化。在这种实施例中，第一管芯101a被配置成第一集成芯片且第二管芯101b被配置成第二集成芯片。在一些实施例中，单体化工艺可包括利用刀片锯(未示出)沿着切割道(图15所示105)对图15所示结构进行划切。刀片锯可附接到壳体(未示出)，所述壳体固持驱动转子的马达(未示出)，刀片锯固定到所述转子。在一些实施例中，刀片锯被配置成沿着切割道(图15所示105)进行划切，并完全切穿图15所示结构。在又一些实施例中，刀片锯是具有镍-金刚石划切表面的圆形刀片。在再一些实施例中，由刀片锯形成切口1602，且切口1602具有约等于刀片锯的划切直径加上边缘粗糙度的宽度。此外，单体化工艺可包括在利用刀片锯对图15所示结构进行划切之前、之后和/或同时利用激光。

在又一些实施例中，在单体化工艺期间，可能会由于由刀片锯和/或激光引起的损坏而出现裂纹131。裂纹131可沿着切口1602开始且横向延伸到裂纹阻止结构107的侧壁。在一些实施例中，裂纹131可能是由于半导体衬底114的晶格中的裂纹引起的。裂纹131可例如横向延伸到裂纹阻止结构107中。由于裂纹阻止结构107包含与半导体衬底114不同的材料，因此裂纹131可被阻止和/或减轻到达器件区109。因此，裂纹阻止结构107被配置成防止在制作工艺期间对半导体器件126和/或光电探测器128的损坏。

图17示出根据本公开的形成集成芯片的第一方法1700，所述集成芯片具有横向环绕器件区的裂纹阻止结构。尽管第一方法1700示出和/或阐述为一系列动作或事件，然而应理解，第一方法1700并非仅限于所示次序或动作。因此，在一些实施例中，所述动作可以与所示不同的次序来施行，和/或可同时施行。此外，在一些实施例中，所示动作或事件可被细分成多个动作或事件，所述多个动作或事件可在单独的时间施行或与其他动作或子动作同时施行。在一些实施例中，可省略一些示出的动作或事件，且还可包括其他未示出的动作或事件。

在动作1702，在半导体衬底中形成多个光电探测器。图5示出与动作1702的一些实施例对应的剖视图500。

在动作1704，在半导体衬底中从半导体衬底的前侧到位于前侧下方的点形成第一隔离结构及第一裂纹阻止段。图6示出与动作1704的一些实施例对应的剖视图600。

在动作1706，在半导体衬底的前侧上形成一个或多个半导体器件。半导体器件及光电探测器横向设置在器件区内。图6示出与动作1706的一些实施例对应的剖视图600。

在动作1708，沿着半导体衬底的前侧形成内连结构。内连结构包括连续地包绕在器件区周围的密封环结构。图7示出与动作1708的一些实施例对应的剖视图700。

在动作1710，从半导体衬底的背侧到位于背侧下方的点形成第二隔离结构及第二裂纹阻止段，从而界定裂纹阻止结构。裂纹阻止结构包括第一裂纹阻止段及第二裂纹阻止段。裂纹阻止结构横向包围器件区。图10到图14示出与动作1710的一些实施例对应的剖视图1000到剖视图1400。

在动作1712，在半导体衬底的背侧之上形成上部像素结构。图15示出与动作1712的一些实施例对应的剖视图1500。

在动作1714，沿着与裂纹阻止结构横向相邻的切割道执行单体化工艺。在一些实施例中，在半导体衬底中会形成裂纹，所述裂纹在横向上从切割道延伸到裂纹阻止结构的侧壁，其中裂纹不延伸到器件区中。图16示出与动作1714的一些实施例对应的剖视图1600。

在一些实施例中，图18示出与可代替图10及图11处的动作而执行的动作对应的剖视图1800，使得图5到图16所示第一方法可作为另外一种选择从图5到图9继续进行，且接着从图18到图12到图16(跳过图10及11)，以使得在图19所示剖视图1900中示出这种实施例的最终结构。在这种实施例中，可省略和/或跳过第一隔离结构(图6所示120)及第一裂纹阻止段(图6所示201)的形成。此外，可在图18处执行刻蚀工艺，使得所述多个隔离开口1102及所述多个裂纹阻止开口1104从半导体衬底114的背侧114b延伸到前侧114f。因此，如图19所示剖视图1900所示，裂纹阻止结构107可包括被外侧裂纹阻止结构107a横向包围的内侧裂纹阻止结构107b。

图20到图25示出根据本公开的形成集成芯片的第二方法的一些实施例的剖视图2000到剖视图2500，所述集成芯片具有横向环绕器件区的裂纹阻止结构。尽管图20到图25所示的剖视图2000到剖视图2500是参照第二方法阐述的，然而应理解，图20到图25所示结构并非仅限于所述第二方法，而是可单独地独立于所述第二方法。此外，尽管图20到图25被阐述为一系列动作，然而应理解，这些动作并不是限制性的，这是因为在其他实施例中可改变所述动作的次序，且所公开的方法也适用于其他结构。在其他实施例中，可全部或部分地省略所示出和/或所阐述的一些动作。

如图20所示剖视图2000所示，提供半导体衬底114，且在第一管芯101a及第二管芯101b的器件区109中分别形成多个光电探测器128。此外，在半导体衬底114的前侧114f上形成第一隔离结构120且在半导体衬底114中形成第一裂纹阻止段201。在一些实施例中，如图5及图6所示剖视图500及剖视图600所示和/或所述形成光电探测器128、第一隔离结构120及第一裂纹阻止段201。

如图21所示剖视图2100所示，在半导体衬底114的前侧114f之上形成掩蔽层2106。根据掩蔽层2106将半导体衬底114图案化以界定多个隔离开口2102及多个裂纹阻止开口2104。在一些实施例中，图案化工艺包括将半导体衬底114的未被掩蔽的区暴露到一种或多种刻蚀剂。所述多个隔离开口2102及所述多个裂纹阻止开口2104从前侧114f延伸到在垂直方向上位于前侧114f下方的点。在一些实施例中，所述点在垂直方向上位于光电探测器128下方。在一些实施例中，在执行图案化工艺之后，执行移除工艺以移除掩蔽层2106(未示出)。

如图22所示剖视图2200所示，在裂纹阻止开口(图21所示2104)中形成第二裂纹阻止段203，且在隔离开口(图21所示2102)中形成第二隔离结构122。这继而会界定裂纹阻止结构107。裂纹阻止结构107各自包括第一裂纹阻止段201及第二裂纹阻止段203。在一些实施例中，如图12到图14所示和/或所述，形成第二裂纹阻止段203及第二隔离结构122。此外，在形成裂纹阻止结构107之后，沿着半导体衬底114的前侧114f形成一个或多个半导体器件126。在一些实施例中，如图6所示和/或所述，形成所述一个或多个半导体器件126。此外，在半导体衬底114的前侧114f之上形成内连结构104。在一些实施例中，内连结构104如图7所示和/或所述形成。

如图23所示剖视图2300所示，将图22所示结构旋转并对半导体衬底114执行薄化工艺。在一些实施例中，薄化工艺将半导体衬底114的初始厚度Ti减小到厚度Ts。此外，薄化工艺暴露出裂纹阻止结构107的上表面。在一些实施例中，薄化工艺可例如为或包括平坦化工艺(例如，CMP工艺)、一种或多种刻蚀工艺、机械研磨工艺、前述工艺的组合、或另一种合适的薄化工艺。

如图24所示剖视图2400所示，在半导体衬底114的前侧114f之上形成上部像素结构130。在一些实施例中，上部像素结构130可如图15所示和/或所述形成。

如图25所示剖视图2500所示，对图24所示结构执行单体化工艺。在一些实施例中，如图16所示和/或所述来执行单体化工艺。单体化工艺在第一管芯101a与第二管芯101b之间横向界定切口2502。在又一些实施例中，在单体化工艺期间，由于刀片锯和/或激光引起的损坏，在半导体衬底114中可能会形成裂纹131。裂纹131可从切口2502横向延伸到裂纹阻止结构107的侧壁。

图26示出根据本公开的形成集成芯片的第二方法2600，所述集成芯片具有横向环绕器件区的裂纹阻止结构。尽管第二方法2600示出和/或阐述为一系列动作或事件，然而应理解，第二方法2600并非仅限于所示次序或动作。因此，在一些实施例中，所述动作可以与所示不同的次序来施行，和/或可同时施行。此外，在一些实施例中，所示动作或事件可被细分成多个动作或事件，所述多个动作或事件可在单独的时间施行或与其他动作或子动作同时施行。在一些实施例中，可省略一些示出的动作或事件，且还可包括其他未示出的动作或事件。

在动作2602，在半导体衬底中形成多个光电探测器。光电探测器横向设置在器件区内。图20示出与动作2602的一些实施例对应的剖视图2000。

在动作2604，在半导体衬底中从半导体衬底的前侧到位于前侧下方的第一点形成第一隔离结构及第一裂纹阻止段。图20示出与动作2604的一些实施例对应的剖视图2000。

在动作2606，从半导体衬底的前侧到位于第一点下方的第二点形成第二隔离结构及第二裂纹阻止段，从而界定裂纹阻止结构。裂纹阻止结构包括第一裂纹阻止段及第二裂纹阻止段。裂纹阻止结构横向包围器件区。图21到图22示出与动作2606的一些实施例对应的剖视图2100到剖视图2200。

在动作2608，在半导体衬底的前侧上形成一个或多个半导体器件。所述一个或多个半导体器件横向设置在器件区内。图22示出与动作2608的一些实施例对应的剖视图2200。

在动作2610，沿着半导体衬底的前侧形成内连结构。内连结构包括连续地包绕在器件区周围的密封环结构。图22示出与动作2610的一些实施例对应的剖视图2200。

在动作2612，在半导体衬底的背侧之上形成上部像素结构。图24示出与动作2612的一些实施例对应的剖视图2400。

在动作2614，沿着与裂纹阻止结构横向相邻的切割道执行单体化工艺。在一些实施例中，在半导体衬底中会形成裂纹，且裂纹在从切割道横向延伸到裂纹阻止结构的侧壁。裂纹不会延伸到器件区中。图25示出与动作2614的一些实施例对应的剖视图2500。

因此，在一些实施例中，本公开涉及一种包括半导体衬底的半导体晶片。一个或多个半导体器件设置在半导体衬底的器件区内且裂纹阻止结构设置在半导体衬底内，其中裂纹阻止结构横向包围器件区。

在一些实施例中，本申请提供一种半导体结构，所述半导体结构包括：半导体衬底，具有背侧表面及与所述背侧表面相对的前侧表面；多个光电探测器，设置在所述半导体衬底内且在器件区内横向间隔开；内连结构，沿着所述前侧表面设置，其中所述内连结构包括密封环结构；以及裂纹阻止结构，设置在所述半导体衬底内且上覆在所述密封环结构上，其中所述裂纹阻止结构围绕所述器件区连续延伸。

在一些实施例中，所述裂纹阻止结构在所述密封环结构的侧壁之间横向间隔开。

在一些实施例中，所述裂纹阻止结构包含第一材料且所述半导体衬底包含与所述第一材料不同的第二材料。

在一些实施例中，所述的半导体结构，还包括：隔离结构，设置在所述半导体衬底内且在所述器件区内横向间隔开，其中所述隔离结构横向环绕所述光电探测器，且其中所述隔离结构具有与所述裂纹阻止结构相同的高度。

在一些实施例中，所述隔离结构包括浅沟槽隔离结构及深沟槽隔离结构，其中所述浅沟槽隔离结构从所述前侧表面延伸到位于所述前侧表面上方的点，其中所述深沟槽隔离结构从所述点延伸到所述背侧表面，其中所述裂纹阻止结构包括第一裂纹阻止段及第二裂纹阻止段，其中所述第一裂纹阻止段从所述前侧表面延伸到所述点，且其中所述第二裂纹阻止段从所述点延伸到所述背侧表面。

在一些实施例中，所述隔离结构及所述裂纹阻止结构从所述背侧表面延伸到在垂直方向上位于所述背侧表面下方的点。

在一些实施例中，所述点与所述前侧表面对齐。

在一些实施例中，所述隔离结构及所述裂纹阻止结构从所述前侧表面延伸到在垂直方向上位于所述前侧表面上方的点。

在一些实施例中，所述隔离结构包括浅沟槽隔离(STI)结构及深沟槽隔离(DTI)结构，其中所述浅沟槽隔离结构从所述前侧表面延伸到位于所述前侧表面上方的第一点，其中所述深沟槽隔离结构从所述第一点延伸到位于所述第一点上方的第二点，其中所述裂纹阻止结构包括第一裂纹阻止段及第二裂纹阻止段，其中所述第一裂纹阻止段从所述前侧表面延伸到所述第一点且所述第二裂纹阻止段从所述第一点延伸到所述第二点。

在一些实施例中，所述深沟槽隔离结构从所述前侧表面穿过所述浅沟槽隔离结构延伸到所述第二点，其中所述第一裂纹阻止段穿过所述第一裂纹阻止段延伸到所述第二点。

在一些实施例中，所述的半导体结构，还包括：从所述半导体衬底的外侧壁延伸的裂纹，其中所述半导体衬底的所述外侧壁在横向上相对于所述裂纹阻止结构在远离所述器件区的方向上偏置开，且其中所述裂纹从所述半导体衬底的所述外侧壁横向延伸到所述裂纹阻止结构的外侧壁。在一些实施例中，本申请提供一种半导体器件，所述半导体器件包括：第一半导体结构，包括第一衬底及上覆在所述第一衬底上的第一内连结构，其中所述第一衬底包含第一材料；多个光电探测器，设置在所述第一衬底内且在器件区内横向间隔开；第二半导体结构，位于所述第一半导体结构之下，其中所述第二半导体结构包括第二衬底及上覆在所述第二衬底上的第二内连结构，且其中所述第一内连结构与所述第二内连结构在结合界面处接触；多个逻辑器件，设置在所述第二衬底上且在所述器件区内横向间隔开；密封环结构，横向包围所述器件区，其中所述密封环结构从所述第二衬底的上表面连续延伸到所述第一衬底的下表面；以及第一裂纹阻止结构，设置在所述第一衬底内，其中所述第一裂纹阻止结构横向包围所述器件区，且其中所述第一裂纹阻止结构包含与所述第一材料不同的第二材料。

在一些实施例中，所述的半导体器件，还包括：隔离结构，设置在所述第一衬底内且横向环绕所述光电探测器，其中所述隔离结构的上表面与所述第一裂纹阻止结构的上表面在垂直方向上对齐，且所述隔离结构的下表面与所述第一裂纹阻止结构的下表面在垂直方向上对齐。

在一些实施例中，所述第一裂纹阻止结构的宽度大于所述隔离结构的宽度。

在一些实施例中，所述隔离结构包含所述第二材料。

在一些实施例中，所述第一裂纹阻止结构包括外侧裂纹阻止结构及内侧裂纹阻止结构，其中所述外侧裂纹阻止结构横向包围所述内侧裂纹阻止结构，且其中所述外侧裂纹阻止结构在横向上相对于所述内侧裂纹阻止结构在远离所述器件区的方向上偏置开。

在一些实施例中，所述的半导体器件，还包括：第二裂纹阻止结构，设置在所述第二衬底内，其中所述第二裂纹阻止结构包含与所述第二衬底不同的材料，其中所述第二裂纹阻止结构横向包围所述多个逻辑器件。在一些实施例中，本申请提供一种形成半导体器件的方法，所述方法包括：在半导体衬底中形成多个光电探测器，其中所述光电探测器在器件区内横向间隔开，其中所述半导体衬底包含第一材料；在所述半导体衬底内形成隔离结构，使得所述隔离结构横向环绕所述光电探测器；在所述半导体衬底内形成裂纹阻止结构，使得所述裂纹阻止结构横向包围所述器件区，其中所述裂纹阻止结构包含与所述第一材料不同的第二材料；以及在所述半导体衬底之上形成内连结构，使得所述内连结构包含从所述内连结构的顶表面延伸到所述内连结构的底表面的密封环结构，其中所述密封环结构横向包围所述器件区。

在一些实施例中，形成所述裂纹阻止结构包括：对所述半导体衬底的背侧进行刻蚀，以界定裂纹阻止开口；在所述裂纹阻止开口内及在所述半导体衬底的所述背侧之上沉积所述第二材料；及对所述第二材料执行平坦化工艺直到到达所述半导体衬底的所述背侧，从而界定所述裂纹阻止结构，其中所述刻蚀是在形成所述内连结构之后执行。

在一些实施例中，形成所述裂纹阻止结构包括：对所述半导体衬底的前侧进行刻蚀，以界定裂纹阻止开口；在所述裂纹阻止开口内及在所述半导体衬底的所述前侧之上沉积所述第二材料；及对所述第二材料执行平坦化工艺直到到达所述半导体衬底的所述前侧，从而界定所述裂纹阻止结构，其中所述刻蚀是在形成所述内连结构之前执行。以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。