具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、接口、技术之类的具体细节，以便透彻理解本申请。

本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。此外，本文中的“多”表示两个或者多于两个。

本发明中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个所述特征。本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果所述特定姿态发生改变时，则所述方向性指示也相应地随之改变。本申请实施例中的术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或组件。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现所述短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

现有技术中，通常使用背照式深沟槽隔离(DTI)工艺解决器件单元之间的串扰问题，但是由于硅第一晶圆较厚，深沟槽隔离工艺的尺寸微缩存在工艺极限，在半导体随着摩尔定律发展的过程中，现有的深沟槽隔离工艺不能继续微缩，其仅能隔离较浅的区域，无法满足要求。具体请参见图1，其为现有技术中的隔离结构。现有技术中，一般利用浅沟槽隔离工艺在正面做隔离结构10，利用隔离结构10将器件单元11以及器件单元12隔离开，如图1所示，隔离结构10不能将器件单元11与器件单元12完全隔离。背面减薄后，利用深沟槽隔离工艺制作隔离结构13，如图1所示，深沟槽隔离工艺所作的隔离结构13面积大，尺寸微缩有限制。因此，现有技术有待改进，本发明提供一种半导体器件及其制作方法，用以解决现有技术的问题，下面结合附图以及具体实施例进行说明。

请参见图2，为本发明半导体器件的制作方法的第一实施例的流程示意图，包括：

步骤S21：提供第一晶圆，所述第一晶圆具有相对的第一表面和第二表面，所述第一表面包括多个第一器件区域以及多个第二器件区域，所述第一器件区域与所述第二器件区域间隔设置。

具体的，请参见图5a，第一晶圆81具有相对的第一表面811和第二表面812，请结合图5b，第一表面811上包括多个第一器件区域814以及多个第二器件区域813，第一器件区域814与第二器件区域813间隔设置。第一晶圆81的材料可以是硅、锗、硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其它的材料，例如GaAs、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP等，或者还可以是上述材料的组合。也可以包括掺杂的外延层、梯度半导体层和位于不同类型的其它半导体层上面的半导体层(例如锗硅层上的硅层)。此处第一晶圆81例如为硅衬底，可以是掺杂过的衬底。第一晶圆81的尺寸和厚度不限，可以根据需要选择。在一个实施例中，第一晶圆81为单晶硅晶圆。在另一个实施例中，第一晶圆81包括硅晶圆以及生长在硅晶圆表面的外延层。

步骤S22：在第一晶圆的第一表面对应第一器件区域的位置处刻蚀出凹槽。

具体的，请结合图5c，在第一晶圆81的第一表面811对应第一器件区域814的位置处蚀刻出凹槽84。

在一实施例中，为了保护第一晶圆81的第一表面811，可以在形成凹槽84之前在第一晶圆81的第一表面811形成保护层83，如图5a所示，保护层83用于保护第一晶圆81的第一表面811在蚀刻凹槽84的过程中不受损坏。在一实施例中，保护层83可以为牺牲氧化层。

在一实施例中，在第一晶圆81的第一表面811上形成光刻胶，对其进行曝光显影，将需要制作凹槽84的位置裸露出来，对裸露的位置进行蚀刻，进而形成凹槽84，灰化清洗去掉第一表面811上的光刻胶，并清洗所述凹槽84。

步骤S23：在所述凹槽的侧壁形成隔离层。

具体的，请结合图5c，在凹槽84的侧壁和底壁形成隔离层85。在一实施例中，可以采用热氧化或者化学气相沉积工艺在所述凹槽84的侧壁及底壁上形成所述隔离层85；隔离层85的材料可以为氧化层。在另一实施例中，隔离层85可以利用薄膜沉积工艺在凹槽84的整个壁面上沉积氧化层形成，或还可以通过氧化工艺使凹槽84的整个壁面被氧化而形成氧化层。例如，通过热氧化工艺使硅凹槽84的整个壁面被氧化而形成氧化硅层。去除凹槽84的底壁上的隔离层85，如图5d所示，保留凹槽84的侧壁的隔离层85。

形成的隔离层85厚度较薄，在一实施例中，隔离层85的厚度D为15nm～25nm；优选的，隔离层85的厚度D可以为20nm。隔离层85的厚度D为沿平行于第一晶圆81的第一表面811的方向的尺寸。在一实施例中，隔离层85可以承受大于20V的电压。

步骤S24：在所述凹槽的底壁生长外延层。

具体的，请结合图5d，利用外延生长工艺从凹槽84的底壁生长外延层86，外延层86的材料与第一晶圆81的材料相同。外延层86的厚度等于或大于凹槽84的深度，在本实施例中，可以使得外延层86的厚度等于凹槽84的深度。即外延层86刚好能够将凹槽84填充完整，以使得外延层86填充区域与第二器件区域813与第一器件区域814的表面平齐。

在另一实施例中，可以使得外延层86的厚度大于凹槽84的深度，以此请结合图3，在步骤S34：在所述凹槽的底壁生长外延层之后还包括：

步骤S35：对第一晶圆的第一表面进行平坦化。

具体的，对第一晶圆81的第一表面811进行平坦化，以将外延层86凸出于凹槽84的部分去除，以使得外延层86填充区域与第二器件区域813与第一器件区域814的表面平齐。具体的，在一实施例中，在对第一晶圆81的第一表面811进行平坦化处理的过程中，进一步去除保护层83。

可以理解的，图3所示的实施例中，步骤S31～步骤S34以及步骤S36～步骤S37与图2所示相同，具体不再赘述。

步骤S25：在每一所述第一器件区域以及所述第二器件区域上制备一个器件单元。

具体的，在第一晶圆81的第一表面对应第一器件区域814以及第二器件区域813上制备一个器件单元87。在器件区域中会形成掺杂区，所述掺杂区可以是光电掺杂区，所述光电掺杂区与衬底中的掺杂离子的导电类型相反，以构成光电二极管，光电二极管用于将入射光中的光子转化为电子，每一器件单元87位于衬底中的掺杂区上。器件单元为通过半导体工艺制备的电子器件，例如晶体管。在一实施例中，器件单元87可以为基于第一晶圆81的材料制作而成的半导体器件，其可以通过对第一晶圆81的材料进行处理进而形成器件单元87。进一步地，在制作好器件单元87后还可以进一步制作与器件单元87连接的互联结构。互联结构用于将器件单元87与外部电路连接。该互联结构与现有技术中的结构相同，在此不再赘述。

第一晶圆81为背照式图像传感器晶圆。

步骤S26：从所述第二表面对所述第一晶圆进行减薄，使得所述隔离层从所述第二表面暴露，相邻的所述器件单元被所述隔离层完全隔离。

具体的，在对第一晶圆81的第二表面812进行减薄时，需要将第一晶圆81的第二表面812裸露，以便于对其进行蚀刻。请结合图4，半导体器件的制作方法还包括：

步骤S47：提供第二晶圆。

具体的，第二晶圆90可以与第一晶圆81的材料相同，也可以不同。第二晶圆90可以是仅仅起承载作用的空白晶圆，也可以是有器件功能的结构晶圆。

步骤S48：将第二晶圆与第一晶圆的第一表面进行键合。

请参见图5f，将第二晶圆90与第一晶圆81的第一表面811进行键合，或者将第二晶圆90键合在器件单元87一侧。在键合完成后，对其进行翻转，将第二表面812裸露出来。此时再从第二表面812一侧对第一晶圆81进行减薄。具体的，减薄第二表面812，以使得隔离层85从第二表面812暴露，以此实现相邻的器件单元87被所述隔离层85完全隔离的目的，进而防止相邻的器件单元87之间发生信号串扰，具体请参见图5g。

其中，图4所示的步骤41～步骤S46及步骤S49与图3所示的步骤S31～步骤S37相同，具体在此不再赘述。

通过本申请的方式，一个凹槽84的侧壁设置隔离层85，其能够将凹槽84位置周围的器件单元87与凹槽84位置处形成的器件单元87隔离，具体的，隔离层85用于将凹槽84位置周围的器件单元87与凹槽84位置处形成的器件单元87之间的信号完全隔离，以降低器件单元87之间的串扰，从而提高器件的性能。

在一实施例中，为了使得隔离层85能够将器件单元87完全隔离，凹槽84的深度大于或等于衬底中掺杂区的厚度，即凹槽的深度大于或等于器件单元下方掺杂区的厚度，以达到完全隔离器件单元的作用。

本申请的半导体器件的制作方法，其利用设置凹槽、并在凹槽的侧壁设置隔离层的方式以实现相邻两器件单元的完全隔离，其能够将深沟槽隔离工艺的尺寸微缩，并且代替浅沟槽隔离工艺，避免器件单元之间的串扰，从而提高器件的性能。

请参见图6，为本发明半导体器件的一实施例的结构示意图。具体的，半导体器件包括：第一晶圆20，第一晶圆20具有相对的第一表面211和第二表面212，第一表面211包括多个第一器件区域213以及多个第二器件区域214，第一器件区域213与第二器件区域214间隔设置。在一实施例中，第一晶圆20的材料可以是硅、锗、硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其它的材料，例如GaAs、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP等，或者还可以是上述材料的组合。也可以包括掺杂的外延层、梯度半导体层和位于不同类型的其它半导体层上面的半导体层(例如锗硅层上的硅层)。此处第一晶圆20例如为硅衬底，可以是掺杂过的衬底。第一晶圆20的尺寸和厚度不限，可以根据需要选择。在一个实施例中，第一晶圆20为单晶硅晶圆。在另一个实施例中，第一晶圆20包括硅晶圆以及生长在硅晶圆表面的外延层。

其中，相邻的两个第一器件区域213与第二器件区域214之间还设置有隔离层23，所述第一器件区域213与所述第二器件区域214上设置有器件单元24；隔离层23从第一晶圆20的第一表面211延伸至所述第二表面212，且隔离层20将相邻的两个器件单元24完全隔离，在一实施例中，隔离层23的厚度D为15nm～25nm，优选的，隔离层23的厚度D为20nm。隔离层23的材料可以为氧化层。在一实施例中，隔离层23可以承受大于20V的电压。

在一实施例中，半导体器件为背照式图像传感器。

进一步的，半导体器件还包括与第一晶圆20键合的第二晶圆21，第二晶圆21键合在第一晶圆20的第一表面，其中，第二晶圆21与第一晶圆20的材料相同，也可以不同。第二晶圆21可以是仅仅起承载作用的空白晶圆，也可以是有器件功能的结构晶圆。

本申请提供的半导体器件，其相邻的两个器件单元之间设置有将相邻的两个器件单元完全隔离的隔离层，且隔离层的厚度为15nm～25nm，以此能够实现避免相邻的器件单元发生串扰的目的，并且还能够将深沟槽隔离工艺的尺寸微缩，并且代替浅沟槽隔离工艺。

以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。