半导体器件及其制备方法
阅读说明：本技术 半导体器件及其制备方法 (Semiconductor device and method for manufacturing the same ) 是由 孙超 于 2020-11-19 设计创作，主要内容包括：本发明提供一种半导体器件及其制备方法,半导体器件包括：半导体衬底；阱区设置在半导体衬底中；栅极设置于半导体衬底上,且栅极在半导体衬底的厚度方向上与阱区的一部分重叠,以在阱区中定义沟道区；重掺杂源极区及重掺杂漏极区设置在阱区中,且位于沟道区的两侧,轻掺杂漏区设置在阱区中,且位于重掺杂源极区与沟道区之间及重掺杂漏极区与沟道区之间；栅氧化层设置在半导体衬底上,位于栅极与阱区之间,且在半导体衬底的厚度方向上栅氧化层与轻掺杂漏区至少部分重叠；隔离层设置在轻掺杂漏区与栅氧化层之间,隔离层的导电类型与轻掺杂漏区的导电类型互补。本发明减小了界面缺陷对轻掺杂漏区的影响,提高了半导体器件的可靠性等性能。(The invention provides a semiconductor device and a method for manufacturing the same, the semiconductor device includes: a semiconductor substrate; the well region is arranged in the semiconductor substrate; the grid is arranged on the semiconductor substrate and is overlapped with a part of the well region in the thickness direction of the semiconductor substrate so as to define a channel region in the well region; the heavily doped source region and the heavily doped drain region are arranged in the well region and positioned at two sides of the channel region, and the lightly doped drain region is arranged in the well region and positioned between the heavily doped source region and the channel region and between the heavily doped drain region and the channel region; the gate oxide layer is arranged on the semiconductor substrate, is positioned between the grid electrode and the well region, and at least partially overlaps with the lightly doped drain region in the thickness direction of the semiconductor substrate; the isolation layer is arranged between the lightly doped drain region and the gate oxide layer, and the conductivity type of the isolation layer is complementary to that of the lightly doped drain region. The invention reduces the influence of the interface defect on the lightly doped drain region and improves the performances of the semiconductor device, such as reliability and the like.)
技术领域
本发明涉及集成电路领域，尤其涉及一种半导体器件及其制备方法。
背景技术
对于HV MOS器件，例如HV NMOS(高压NMOS)或HV PMOS(高压PMOS)，LDD(轻掺杂漏区)上方Si/SiO2界面在电学应力(stress)过程中产生界面缺陷(interface trap)，会对LDD浓度构成影响。例如，热载流子注入(Hot Carrier Injection，HCI)应力下产生的界面缺陷会对LDD浓度构成影响，引起器件的阈值电压、迁移率，跨导等参数发生变化，导致漏极电流减小和器件的退化。
因此，亟需一种新型的半导体器件及其制备方法，以克服上述缺陷。
发明内容
本发明所要解决的技术问题是，提供一种半导体器件及其制备方法，其能够减小电学应力过程中产生界面缺陷对轻掺杂漏区的影响，提高半导体器件性能。
为了解决上述问题，本发明提供了一种半导体器件，其包括：半导体衬底；阱区，设置在所述半导体衬底中；栅极，设置于所述半导体衬底上，且所述栅极在所述半导体衬底的厚度方向上与所述阱区的一部分重叠，以在所述阱区中定义沟道区；重掺杂源极区及重掺杂漏极区，设置在所述阱区中，且位于所述沟道区的两侧，轻掺杂漏区，设置在所述阱区中，且位于所述重掺杂源极区与所述沟道区之间及所述重掺杂漏极区与所述沟道区之间；栅氧化层，设置在所述半导体衬底上，位于所述栅极与所述阱区之间，且在所述半导体衬底的厚度方向上所述栅氧化层与所述轻掺杂漏区至少部分重叠；隔离层，设置在所述轻掺杂漏区与所述栅氧化层之间，所述隔离层的导电类型与所述轻掺杂漏区的导电类型互补。
可选地，所述隔离层的掺杂浓度小于所述轻掺杂漏区的掺杂浓度。
可选地，所述隔离层由在所述轻掺杂漏区与所述栅氧化层接触界面处对所述轻掺杂漏区掺杂而成。
可选地，所述隔离层的导电类型与所述阱区的导电类型相同，且所述隔离层的掺杂浓度小于所述阱区的掺杂浓度。
可选地，所述隔离层的厚度小于所述轻掺杂漏区的厚度。
可选地，所述半导体器件为高压半导体器件。
本发明还提供一种半导体器件的制备方法，其包括如下步骤：提供一半导体衬底；在所述半导体衬底中形成阱区；在所述半导体衬底上形成栅极氧化层及栅极，所述栅极在所述半导体衬底的厚度方向上与所述阱区的一部分重叠，以在所述阱区中定义沟道区，所述栅极氧化层位于所述栅极与所述阱区之间；在所述沟道区两侧形成轻掺杂漏区，在所述半导体衬底的厚度方向上，所述轻掺杂漏区与所述栅极氧化层至少部分重叠；在所述轻掺杂漏区与所述栅极氧化层之间形成隔离层，所述隔离层的导电类型与所述轻掺杂漏区的导电类型互补，在形成所述隔离层后或者在形成所述隔离层之前，在所述轻掺杂漏区外侧形成重掺杂源极区及重掺杂漏极区。
可选地，采用离子注入或者扩散掺杂的方法形成所述隔离层。
可选地，在所述轻掺杂漏区与所述栅极氧化层之间形成隔离层的方法进一步包括：在所述轻掺杂漏区与所述栅氧化层接触界面处对所述轻掺杂漏区掺杂而形成所述隔离层。
可选地，所述隔离层的掺杂浓度小于或等于所述轻掺杂漏区的掺杂浓度。
可选地，所述隔离层的厚度小于所述轻掺杂漏区的厚度。
本发明的优点在于，在所述轻掺杂漏区与栅氧化层的界面处形成隔离层，在所述半导体器件导通时，受到所述隔离层的阻隔，电流路径远离所述轻掺杂漏区与栅氧化层的界面，在电学应力下，例如热载流子注入(Hot Carrier Injection，HCI)应力下，栅氧化层与轻掺杂漏区界面处产生的界面缺陷不会使轻掺杂漏区上表面载流子发生耗尽，减小了界面缺陷对轻掺杂漏区的影响，提高了半导体器件的可靠性等性能。同时，本发明半导体器件相对于现有的半导体器件，没有牺牲面积，不会增加成本，且不会影响其他器件，方案简单可行。
附图说明
图1是现有的半导体器件的结构示意图；
图2是本发明一
具体实施方式
的半导体器件的结构示意图；
图3是本发明一具体实施方式的半导体器件的制备方法的步骤示意图；
图4A～图4F是本发明一具体实施方式的半导体器件的制备方法的工艺流程图。
具体实施方式
下面结合附图对本发明提供的半导体器件及其制备方法的具体实施方式做详细说明。
发明人发现，在电学应力下，例如热载流子注入(Hot Carrier Injection，HCI)应力下，栅氧化层与轻掺杂漏区(LDD)界面处产生的界面缺陷会使轻掺杂漏区上表面载流子发生耗尽，引起器件的阈值电压、迁移率，跨导等参数发生变化，导致漏极电流减小和器件的退化。图1是现有的半导体器件的结构示意图。请参阅图1，所述半导体器件包括半导体衬底100，设置在所述半导体衬底100中的阱区110，设置在半导体衬底100的上表面且与所述阱区110部分重叠的栅极120，在所述阱区110中，所述栅极120对应区域为沟道区160，设置在所述栅极120与所述阱区110之间的所述栅氧化层140，设置在所述栅极120两侧且位于所述阱区110中的轻掺杂漏区130及重掺杂源极区170S及重掺杂漏极区170D。
在所述半导体器件导通时，所述半导体器件的电流路径(如图1中的实线箭头所示)为，自所述重掺杂漏极区170D起，经所述轻掺杂漏区130，至所述沟道区160，经所述沟道区160至所述重掺杂源极区170S。该电流路径流经所述栅氧化层140与所述轻掺杂漏区130的接触界面，而由于电学应力下，栅氧化层140与轻掺杂漏区130界面处产生的界面缺陷会使轻掺杂漏区130上表面载流子发生耗尽，引起器件的阈值电压、迁移率，跨导等参数发生变化，导致漏极电流减小和器件的退化。
因此，本发明提供一种半导体器件，其能够降低界面缺陷对轻掺杂漏区的影响，提高半导体器件的性能。
图2是本发明一具体实施方式的半导体器件的结构示意图，请参阅图2，所述半导体器件包括半导体衬底200，阱区210、栅极220、轻掺杂漏区230，栅氧化层240及隔离层250。
所述半导体衬底200可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等，根据器件的实际需求，可以选择合适的半导体材料作为所述半导体衬底200，在此不作限定。该具体实施方式中，所述半导体衬底200为单晶硅衬底。
所述阱区210可通过向半导体衬底200中掺杂而形成，其中，阱区210的导电类型取决于掺杂剂的种类。例如，若向所述半导体衬底200中掺杂磷(P)、砷(As)或其他合适的n型掺杂剂，则形成导电类型为N型阱区，若向半导体衬底200中掺杂硼(B)、镓(Ga)或其他合适的p型掺杂剂，则形成导电类型为P型阱区。该具体实施方式中，所述阱区为P型阱区。
所述栅极220设置于所述半导体衬底200上，且所述栅极220在所述半导体衬底200的厚度方向上与所述阱区210的一部分重叠，以在所述阱区210中定义沟道区260。具体地说，所述栅极220设置在所述半导体衬底200的上表面，在所述半导体衬底200的厚度方向(如图2所述的Y方向)上，所述栅极220与所述阱区210的一部分重叠。在所述阱区210中，与所述栅极220重叠的部分定义为沟道区260。所述栅极220可为多晶硅层或者金属钨层等。
所述轻掺杂漏区230设置在所述阱区210中，且位于所述沟道区260两侧。所述轻掺杂漏区230可通过向阱区210中掺杂而形成，其中，所述轻掺杂漏区230的导电类型取决于掺杂剂的种类。所述轻掺杂漏区230的导电类型与所述阱区210的导电类型互补。例如，若所述阱区210的导电类型为N型，则所述轻掺杂漏区230的导电类型为P型；若所述阱区210的导电类型为P型，则所述轻掺杂漏区230的导电类型为N型。在该具体实施方式中，所述阱区210的导电类型为P型，则所述轻掺杂漏区230的导电类型为N型。在该具体实施方式中，所述轻掺杂漏区230的导电类型为N型。
所述栅氧化层240设置在所述半导体衬底200上，位于所述栅极220与所述阱区210之间，且在所述半导体衬底200的厚度方向上所述栅氧化层240与所述轻掺杂漏区230至少部分重叠。具体地说，所述栅氧化层240设置在所述半导体衬底200的上表面上，且位于所述栅极220与所述阱区210之间，即所述栅氧化层240位于所述栅极220之下。在所述半导体衬底200的厚度方向(如图2所述的Y方向)上，所述栅氧化层240与所述轻掺杂漏区230至少部分重叠。
在该具体实施方式中，在所述半导体衬底200的厚度方向(如图2所述的Y方向)上，所述栅氧化层240与所述轻掺杂漏区230全部重叠，即在平行所述半导体衬底方向上(如图2所示的X方向)，所述栅氧化层240延伸，覆盖所述轻掺杂漏区230的全部区域。在本发明其他具体实施方式中，在所述半导体衬底200的厚度方向(如图2所述的Y方向)上，所述栅氧化层240与所述轻掺杂漏区230部分重叠，即在平行所述半导体衬底的方向上(如图2所示的X方向)，所述栅氧化层240延伸，覆盖所述轻掺杂漏区230的部分区域，所述轻掺杂漏区230靠近所述沟道区260的部分被所述栅氧化层240覆盖，所述轻掺杂漏区230远离所述沟道区260的部分未被所述栅氧化层240覆盖。
所述隔离层250设置在所述轻掺杂漏区230与所述栅氧化层240之间。在该具体实施方式中，所述栅氧化层240与所述轻掺杂漏区230全部重叠，则所述隔离层250设置在所述轻掺杂漏区230与所述栅氧化层240之间，且也与所述轻掺杂漏区230全部重叠；在本发明其他具体实施方式中，所述栅氧化层240与所述轻掺杂漏区230部分重叠，则所述隔离层250设置在所述轻掺杂漏区230与所述栅氧化层240之间，且也与所述轻掺杂漏区230部分重叠。
所述隔离层250的导电类型与所述轻掺杂漏区230的导电类型互补。具体地说，若所述轻掺杂漏区230的导电类型为N型，则所述隔离层250的导电类型为P型，若所述轻掺杂漏区230的导电类型为P型，则所述隔离层250的导电类型为N型。在该具体实施方式中，所述轻掺杂漏区230的导电类型为N型，所述隔离层250的导电类型为P型。
进一步，所述半导体器件还包括重掺杂源极区270S及重掺杂漏极区270D。所述重掺杂源极区270S及重掺杂漏极区270D设置在所述阱区210中，且位于所述沟道区260的两侧。所述轻掺杂漏区230设置在所述重掺杂源极区270S与所述沟道区260之间及重掺杂漏极区270D与所述沟道区260之间。所述轻掺杂漏区230与所述重掺杂源极区270S及重掺杂漏极区270D的导电类型相同，在该具体实施方式中，所述重掺杂源极区270S及重掺杂漏极区270D的导电类型为N型。所述轻掺杂漏区230的掺杂浓度小于所述重掺杂源极区270S及重掺杂漏极区270D的掺杂浓度，在该半导体器件中，所述重掺杂源极区270S及重掺杂漏极区270D后续需要与源极金属及漏极金属电连接。
本发明半导体器件由于所述隔离层250的存在，则在所述半导体器件导通时，其电流路径(如图2中实线箭头所绘示)为自重掺杂漏极区270D起，经所述隔离层250下方的轻掺杂漏区230至所述沟道区260，经所沟道区260至所述重掺杂源极区270S。受到所述隔离层250的阻隔，该电流路径未经过所述轻掺杂漏区230与栅氧化层240的界面，即电流路径远离所述轻掺杂漏区230与栅氧化层240的界面，在电学应力下，例如热载流子注入(HotCarrier Injection，HCI)应力下，栅氧化层与轻掺杂漏区(LDD)界面处产生的界面缺陷不会使轻掺杂漏区上表面载流子发生耗尽，减小了界面缺陷对轻掺杂漏区230的影响，提高了半导体器件的可靠性等性能。同时，本发明半导体器件相对于现有的半导体器件，没有牺牲面积，不会增加成本，且不会影响其他器件，方案简单可行。
进一步，所述隔离层250的掺杂浓度小于或等于所述轻掺杂漏区230的掺杂浓度，以进一步减小界面缺陷对轻掺杂漏区230的影响，且不会影响轻掺杂漏区230的正常的导电性能。
进一步，所述隔离层250由在所述轻掺杂漏区230与所述栅氧化层240接触界面处对所述轻掺杂漏区230掺杂而成。即所述隔离层250形成在所述半导体衬底200之内，而并非是位于所述半导体衬底200上表面上。
进一步，所述隔离层250的导电类型与所述阱区110的导电类型相同，且所述隔离层250的掺杂浓度小于所述阱区110的掺杂浓度。
进一步，所述隔离层250的厚度小于所述轻掺杂漏区230的厚度。
进一步，在该具体实施方式中，所述半导体器件为高压半导体器件。在本发明其他具体实施方式中，所述半导体器件也可为其他类型的MOS器件。
本发明一具体实施方式还提供了一种半导体器件的制备方法。图3是本发明一具体实施方式的半导体器件的制备方法的步骤示意图，请参阅图3，所述制备方法包括如下步骤：步骤S30，提供一半导体衬底；步骤S31，在所述半导体衬底中形成阱区；步骤S32，在所述半导体衬底上形成栅极氧化层及栅极，所述栅极在所述半导体衬底的厚度方向上与所述阱区的一部分重叠，以在所述阱区中定义沟道区，所述栅极氧化层位于所述栅极与所述阱区之间；步骤S33，在所述沟道区两侧形成轻掺杂漏区，在所述半导体衬底的厚度方向上，所述轻掺杂漏区与所述栅极氧化层至少部分重叠；步骤S34，在所述轻掺杂漏区与所述栅极氧化层之间形成隔离层，所述隔离层的导电类型与所述轻掺杂漏区的导电类型互补；步骤S35，在所述轻掺杂漏区外侧形成重掺杂源极区及重掺杂漏极区。
图4A～图4F是本发明一具体实施方式的半导体器件的制备方法的工艺流程图。
请参阅步骤S30及图4A，提供一半导体衬底300。
所述半导体衬底300可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等，根据器件的实际需求，可以选择合适的半导体材料作为所述半导体衬底300，在此不作限定。该具体实施方式中，所述半导体衬底300为单晶硅衬底。
请参阅步骤S31及图4B，在所述半导体衬底300中形成阱区310。
具体地说，对所述半导体衬底300进行掺杂，形成所述阱区310。其中，阱区310的导电类型取决于掺杂剂的种类。例如，若向所述半导体衬底300中掺杂磷(P)、砷(As)或其他合适的n型掺杂剂，则形成导电类型为N型阱区，若向半导体衬底300中掺杂硼(B)、镓(Ga)或其他合适的p型掺杂剂，则形成导电类型为P型阱区。该具体实施方式中，所述阱区310为P型阱区。
请参阅步骤S32及图4C，在所述半导体衬底300上形成栅极氧化层340及栅极320，所述栅极320在所述半导体衬底300的厚度方向上与所述阱区310的一部分重叠，以在所述阱区310中定义沟道区360，所述栅极氧化层340位于所述栅极320与所述阱区310之间。
具体地说，在该具体实施方式中，采用化学气相沉积、物理气相沉积等方法形成所述栅氧化层340及栅极320。所述栅极320在所述半导体衬底300的厚度方向(如图4C所述的Y方向)上与所述阱区310的一部分重叠，在所述阱区310中，与所述栅极220重叠的部分定义为沟道区260。所述栅氧化层340沿平行所述半导体衬底300的表面的方向延伸，即所述栅氧化层340的边缘超出所述栅极320的边缘。
请参阅步骤S33及图4D，在所述沟道区360两侧形成轻掺杂漏区330，在所述半导体衬底300的厚度方向上，所述轻掺杂漏区330与所述栅极氧化层340至少部分重叠。
在该步骤中，可采用离子注入或者扩散掺杂等方法在所述沟道区360两侧形成所述轻掺杂漏区330。所述轻掺杂漏区330的导电类型取决于掺杂剂的种类。所述轻掺杂漏区330的导电类型与所述阱区310的导电类型互补。例如，若所述阱区310的导电类型为N型，则所述轻掺杂漏区330的导电类型为P型；若所述阱区310的导电类型为P型，则所述轻掺杂漏区330的导电类型为N型。在该具体实施方式中，所述阱区310的导电类型为P型，则所述轻掺杂漏区330的导电类型为N型。在该具体实施方式中，所述轻掺杂漏区330的导电类型为N型。
其中，在所述半导体衬底300的厚度方向上所述栅氧化层340与所述轻掺杂漏区330至少部分重叠。具体地说，在所述半导体衬底300的厚度方向(如图4D所述的Y方向)上，所述栅氧化层340与所述轻掺杂漏区330至少部分重叠。在该具体实施方式中，在所述半导体衬底300的厚度方向(如图4D所述的Y方向)上，所述栅氧化层340与所述轻掺杂漏区330全部重叠，即在平行所述半导体衬底方向上(如图4D所示的X方向)，所述栅氧化层340延伸，覆盖所述轻掺杂漏区330的全部区域。在本发明其他具体实施方式中，在所述半导体衬底300的厚度方向上，所述栅氧化层340与所述轻掺杂漏区330部分重叠，即在平行所述半导体衬底的方向上，所述栅氧化层340延伸，覆盖所述轻掺杂漏区330的部分区域，所述轻掺杂漏区330靠近所述沟道区360的部分被所述栅氧化层340覆盖，所述轻掺杂漏区330远离所述沟道区360的部分未被所述栅氧化层340覆盖。
请参阅步骤S34及图4E，在所述轻掺杂漏区330与所述栅极氧化层340之间形成隔离层350，所述隔离层350的导电类型与所述轻掺杂漏区330的导电类型互补。
在该具体实施方式中，所述栅氧化层340与所述轻掺杂漏区330全部重叠，则所述隔离层350设置在所述轻掺杂漏区330与所述栅氧化层340之间，且也与所述轻掺杂漏区330全部重叠；在本发明其他具体实施方式中，所述栅氧化层340与所述轻掺杂漏区330部分重叠，则则所述隔离层350设置在所述轻掺杂漏区330与所述栅氧化层340之间，且也与所述轻掺杂漏区330部分重叠。
所述隔离层350的导电类型与所述轻掺杂漏区330的导电类型互补。具体地说，若所述轻掺杂漏区330的导电类型为N型，则所述隔离层350的导电类型为P型，若所述轻掺杂漏区330的导电类型为P型，则所述隔离层350的导电类型为N型。在该具体实施方式中，所述轻掺杂漏区330的导电类型为N型，所述隔离层350的导电类型为P型。
其中，可采用离子注入或者扩散掺杂的方法形成所述隔离层350。例如，在该具体实施方式中，采用离子注入的方法形成所述隔离层350。进一步，在所述轻掺杂漏区330与所述栅氧化层340接触界面处对所述轻掺杂漏区330掺杂而形成所述隔离层350，即所述隔离层350位于所述半导体衬底300内，而并非是位于所述半导体衬底300表面上。
进一步，所述隔离层350的掺杂浓度小于所述轻掺杂漏区330的掺杂浓度，其中，所述隔离层350的掺杂浓度范围为。所述隔离层350的厚度小于所述轻掺杂漏区330的厚度，其中，所述隔离层350的厚度范围为。
进一步，所述隔离层350的导电类型与所述阱区110的导电类型相同，且所述隔离层350的掺杂浓度小于所述阱区310的掺杂浓度。
请参阅步骤S35及图4F，在所述轻掺杂漏区330外侧形成重掺杂源极区370S及重掺杂漏极区370D。
所述重掺杂源极区370S及重掺杂漏极区370D设置在所述阱区310中，且位于所述沟道区360的两侧。所述轻掺杂漏区330设置在所述重掺杂源极区370S与所述沟道区360之间及重掺杂漏极区370D与所述沟道区360之间。
其中，可采用离子注入或者扩散掺杂的方法形成所述重掺杂源极区370S及重掺杂漏极区370D。所述重掺杂源极区370S及重掺杂漏极区370D与所述轻掺杂漏区330的导电类型相同，在该具体实施方式中，所述重掺杂源极区370S及重掺杂漏极区370D的导电类型为N型。所述轻掺杂漏区330的掺杂浓度小于所述重掺杂源极区370S及重掺杂漏极区370D的掺杂浓度，在该半导体器件中，所述重掺杂源极区370S及重掺杂漏极区370D需要与源极金属及漏极金属电连接。
在该具体实施方式中，在形成所述隔离层350后，形成所述重掺杂源极区370S及重掺杂漏极区370D，在本发明其他具体实施方式中，也可在形成所述轻掺杂漏区330之后，形成所述隔离层350之前，形成所述重掺杂源极区370S及重掺杂漏极区370D。
本发明半导体器件的制备方法在所述轻掺杂漏区330与栅氧化层340的界面处形成隔离层350，在所述半导体器件导通时，受到所述隔离层350的阻隔，该电流路径未经过所述轻掺杂漏区330与栅氧化层340的界面，即电流路径远离所述轻掺杂漏区330与栅氧化层340的界面，在电学应力下，例如热载流子注入(Hot Carrier Injection，HCI)应力下，栅氧化层与轻掺杂漏区(LDD)界面处产生的界面缺陷不会使轻掺杂漏区上表面载流子发生耗尽，减小了界面缺陷对轻掺杂漏区330的影响，提高了半导体器件的可靠性等性能。同时，本发明半导体器件相对于现有的半导体器件，没有牺牲面积，不会增加成本，且不会影响其他器件，方案简单可行。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。