阅读说明：本技术 具有分离栅增强结构的低栅电阻功率mosfet器件及方法 (Low gate resistance power MOSFET device with split gate enhancement structure and method ) 是由 乔明 马涛 董仕达 王正康 张波 于 2020-11-19 设计创作，主要内容包括：本发明提供一种具有分离栅增强结构的低栅电阻功率MOSFET器件及其制造方法,包括第一导电类型衬底、第一导电类型外延层、槽结构,槽结构中包含控制栅电极与分离栅电极,控制栅电极包括第一栅电极、第二栅电极和第三栅电极,第三栅电极位于第一栅电极和第二栅电极的上方,且与第一栅电极和第二栅电极邻接,第一导电类型外延层上方为第二导电类型阱区,第二导电类型阱区内部上方为第二导电类型重掺杂区,第二导电类型阱区上方为第一导电类型重掺杂源区；本发明所述器件结构既具有低栅电容特性,又具有低栅电阻特性,实现了高开关速度与低开关损耗的目标,得到了低栅电阻的分离栅增强结构的金属氧化物半导体场效应晶体管。(The invention provides a low-gate resistance power MOSFET device with a separation gate enhancement structure and a manufacturing method thereof, and the low-gate resistance power MOSFET device comprises a first conductive type substrate, a first conductive type epitaxial layer and a groove structure, wherein the groove structure comprises a control gate electrode and a separation gate electrode, the control gate electrode comprises a first gate electrode, a second gate electrode and a third gate electrode, the third gate electrode is positioned above the first gate electrode and the second gate electrode and is adjacent to the first gate electrode and the second gate electrode, a second conductive type well region is arranged above the first conductive type epitaxial layer, a second conductive type heavily doped region is arranged above the inside of the second conductive type well region, and a first conductive type heavily doped source region is arranged above the second conductive type well region; the device structure has the characteristics of low gate capacitance and low gate resistance, the aims of high switching speed and low switching loss are fulfilled, and the metal oxide semiconductor field effect transistor with the low-gate-resistance split-gate enhanced structure is obtained.)

具有分离栅增强结构的低栅电阻功率MOSFET器件及方法

技术领域

本发明属于半导体技术领域，更具体地，涉及一种低栅电阻的分离栅增强的功率MOSFET器件及其制造方法。

背景技术

功率管理系统要求功率半导体器件具有低的导通电阻和寄生电容，以降低器件导通损耗和开关损耗。分离栅VDMOS因功率损耗低，开关速度快，寄生电容小，高频特性好等优点成为应用于功率管理系统主流的中低压器件。乔明、王正康、张波等人的中国发明专利201910191166.9以及美国发明专利US16/536333提出了一种具有分离栅增强结构的沟槽MOSFET，降低了分离栅沟槽器件中控制栅与分离栅之间的寄生电容Cgs以及栅电荷Qg。然而该控制栅结构过窄会导致栅电阻过大，而栅极电阻值太大将极大的增加器件的开关损耗。

因此，针对以上问题，有必要降低分离栅增强结构中控制栅过窄所带来的栅电阻过大的问题，本发明的实施例就是在这种背景下出现的。

发明内容

本发明提供一种低栅电阻的分离栅增强的功率MOSFET器件及其制造方法，乔明、王正康、张波等人的中国发明专利201910191166.9以及美国发明专利US16/536333中提出的具有分离栅增强结构的沟槽MOSFET，其控制栅结构过窄，栅极电流流动的横截面积减小，从而增大了栅极电阻值，进而增大器件的开关损耗，降低器件的开关速度。本发明如图1所示，在乔明、王正康、张波等人提出的器件结构的基础上在第一栅电极与第二栅电极的上方邻接第三栅电极。第三栅电极实际上是通过弥补上述结构中第一栅电极与第二栅电极之间的多晶硅的导电面积来降低栅电阻，并且第三栅电极左右侧壁的距离略大于第一栅电极与第二栅电极内侧壁之间的距离，控制栅电极与源区的寄生电容Cgs以及栅电荷Qg不退化，从而实现了高开关速度与低开关损耗的目标。

为实现上述发明目的，本发明的技术方案如下：

一种具有分离栅增强结构的低栅电阻功率MOSFET器件，包括第一导电类型衬底10，第一导电类型衬底10上表面有第一导电类型外延层11，第一导电类型外延层11内有槽结构12，槽结构12中包含控制栅电极与分离栅电极14，控制栅电极包括第一栅电极151、第二栅电极152和第三栅电极153，第一栅电极151和第二栅电极152位于分离栅电极14的上方，且和分离栅电极14通过第二介质层132隔开，第一栅电极151和第二栅电极152都通过栅介质133，与外延层11中的第二导电类型阱区16隔开，第三栅电极153位于第一栅电极151和第二栅电极152的上方，且与第一栅电极151和第二栅电极152邻接，分离栅电极14与第一导电类型外延层11由第一介质层131隔开，第一导电类型外延层11上方为第二导电类型阱区16，第二导电类型阱区16内部上方为第二导电类型重掺杂区18，第二导电类型阱区16上方为第一导电类型重掺杂源区19，在第二导电类型重掺杂区18内引出金属20，金属20与控制栅电极由第三介质层134隔开。

作为优选方式，控制栅电极的下半部分为通过介质层隔开的第一栅电极151和第二栅电极152，上半部分为邻接第一栅电极和第二栅电极的第三栅电极结构153，第三栅电极相当于把第一栅电极和第二栅电极之间的多晶硅转移到第一栅电极和第二栅电极的上表面，来增加栅极的有效导电面积。

作为优选方式，第三栅电极153的上表面高于第一导电类型重掺杂源区19的上表面。

作为优选方式，第二介质层132为低k材料。

作为优选方式，第一介质层131为低k材料。

作为优选方式，所述具有分离栅增强结构的低栅电阻功率MOSFET器件，其制造方法包括如下步骤：

1)在外延层上形成一系列的槽结构，在槽结构的内壁形成第一介质层；

2)在槽结构内淀积多晶硅，使多晶硅填满整个槽；

3)刻蚀步骤2)所淀积的多晶硅，在有源区的控制栅槽的下半部分形成分离栅电极；

4)在有源区的槽内、分离栅的上部形成第二介质层；

5)在有源区中控制栅槽的上半部分，形成覆盖侧壁的栅介质；随后在有源区中淀积多晶硅，刻蚀后形成覆盖控制栅槽上半部分侧壁的第一栅电极和第二栅电极；

6)淀积第三介质层将第一栅电极和第二栅电极隔离，并选择性刻蚀控制栅槽的中央部分的介质层至低于步骤5)中第一栅电极和第二栅电极的上表面；

7)在有源区中淀积并刻蚀多晶硅形成第三栅电极，第三栅电极上表面不高于步骤6)中淀积的第三介质层上表面；

8)在外延层上表面形成第二导电类型阱区，在第二导电类型阱区中形成第一导电类型源区；

9)淀积介质层，并在源区与分离栅引出区刻蚀源极接触孔，注入金属并引出电位。

作为优选方式，步骤6)中刻蚀第三介质层的掩膜版开孔宽度不小于第一栅电极和第二栅电极内侧壁之间的距离。

为实现上述发明目的，本发明还提供一种具有分离栅增强结构的低栅电阻功率MOSFET器件的制造方法，包括如下步骤：

1)在外延层上形成一系列的槽结构，在槽结构的内壁形成第一介质层；

2)在槽结构内淀积多晶硅，使多晶硅填满整个槽；

3)刻蚀步骤2)所淀积的多晶硅，在有源区的控制栅槽的下半部分形成分离栅电极；

4)在有源区的槽内、分离栅的上部形成第二介质层；

5)在有源区中控制栅槽的上半部分，形成覆盖侧壁的栅介质；随后在有源区中淀积多晶硅，刻蚀后形成覆盖控制栅槽上半部分侧壁的第一栅电极和第二栅电极；

6)淀积第三介质层将第一栅电极和第二栅电极隔离，并选择性刻蚀控制栅槽的中央部分的介质层至低于步骤5)中第一栅电极和第二栅电极的上表面；

7)在有源区中淀积并刻蚀多晶硅形成第三栅电极，第三栅电极上表面不高于步骤6)中淀积的第三介质层上表面；

8)在外延层上表面形成第二导电类型阱区，在第二导电类型阱区中形成第一导电类型源区；

9)淀积介质层，并在源区与分离栅引出区刻蚀源极接触孔，注入金属并引出电位。

本发明的有益效果为：本发明通过增加第三栅电极邻接第一栅电极与第二栅电极上表面来增大栅极电流流动的有效横截面积，降低栅极电阻值，同时，通过调整第三栅电极与第一、第二栅电极的交叠面积，使得控制栅电极到源区的寄生电容Cgs以及栅电荷Qg并不会发生退化。本发明所述器件结构既具有低栅电容特性，又具有低栅电阻特性，实现了高开关速度与低开关损耗的目标，得到了低栅电阻的分离栅增强结构的金属氧化物半导体场效应晶体管。

附图说明

图1为本发明实施例1所提出的一种具有分离栅增强结构的低栅电阻功率MOSFET器件的结构示意图。

图2为本发明实施例1所提出的一种具有分离栅增强结构的低栅电阻功率MOSFET器件的制造方法步骤图，顺序为从左至右，从上至下。

图3为实施例2的一种具有分离栅增强结构的低栅电阻功率MOSFET器件的结构示意图。

图4为实施例3的一种具有分离栅增强结构的低栅电阻功率MOSFET器件的结构示意图。

其中，10为第一导电类型衬底，11为第一导电类型外延层，12为槽结构，131为第一介质层，132为第二介质层，133为栅介质层，134为第三介质层，14为分离栅电极，151为第一栅电极、152为第二栅电极，153为第三栅电极，16为第二导电类型阱区，18为第二导电类型重掺杂区，19为第一导电类型重掺杂源区，20为金属。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

实施例1

如图1所示，一种具有分离栅增强结构的低栅电阻功率MOSFET器件，包括第一导电类型衬底10，第一导电类型衬底10上表面有第一导电类型外延层11，第一导电类型外延层11内有槽结构12，槽结构12中包含控制栅电极与分离栅电极14，控制栅电极包括第一栅电极151、第二栅电极152和第三栅电极153，第一栅电极151和第二栅电极152位于分离栅电极14的上方，且和分离栅电极14通过第二介质层132隔开，第一栅电极151和第二栅电极152都通过栅介质133，与外延层11中的第二导电类型阱区16隔开，第三栅电极153位于第一栅电极151和第二栅电极152的上方，且与第一栅电极151和第二栅电极152邻接，分离栅电极14与第一导电类型外延层11由第一介质层131隔开，第一导电类型外延层11上方为第二导电类型阱区16，第二导电类型阱区16内部上方为第二导电类型重掺杂区18，第二导电类型阱区16上方为第一导电类型重掺杂源区19，在第二导电类型重掺杂区18内引出金属20，金属20与控制栅电极由第三介质层134隔开。

控制栅电极的下半部分为通过介质层隔离的第一栅电极151和第二栅电极152，上半部分为邻接第一栅电极和第二栅电极的第三栅极结构153，第三栅电极相当于把第一栅电极和第二栅电极之间的多晶硅转移到第一栅电极和第二栅电极的上表面，来增加栅极的有效导电面积。

所述制造方法包括如下步骤：

1)在外延层上形成一系列的槽结构，在槽结构的内壁形成第一介质层；

2)在槽结构内淀积多晶硅，使多晶硅填满整个槽；

3)刻蚀步骤2)所淀积的多晶硅，在有源区的控制栅槽的下半部分形成分离栅电极；

4)在有源区的槽内、分离栅的上部形成第二介质层；

5)在有源区中控制栅槽的上半部分，形成覆盖侧壁的栅介质；随后在有源区中淀积多晶硅，刻蚀后形成覆盖控制栅槽上半部分侧壁的第一栅电极和第二栅电极；

6)淀积第三介质层将第一栅电极和第二栅电极隔离，并选择性刻蚀控制栅槽的中央部分的介质层至低于步骤5)中第一栅电极和第二栅电极的上表面；

7)在有源区中淀积并刻蚀多晶硅形成第三栅电极，第三栅电极上表面不高于步骤6)中淀积的第三介质层上表面；

8)在外延层上表面形成第二导电类型阱区，在第二导电类型阱区中形成第一导电类型源区；

9)淀积介质层，并在源区与分离栅引出区刻蚀源极接触孔，注入金属并引出电位。

优选的，步骤6)中刻蚀第三介质层的掩膜版开孔宽度不小于第一栅电极和第二栅电极内侧壁之间的距离。

优选的，第三栅电极的上表面应高于第一导电类型重掺杂源区的上表面。

实施例2

如图3所示，本实施例与实施例1所述结构不同之处在于：第二介质层132为低k介质，可以进一步降低栅源电容。

实施例3

如图4所示，本实施例与实施例1所述结构不同之处在于：第二介质层132为低k介质，且第一介质层131为低k介质，整个分离栅电极由低k介质包围，可进一步降低栅源电容与源漏电容。

以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。