阅读说明：本技术 窄通道布局下宏单元的逻辑输出预导引方法和结构 (Logic output pre-guiding method and structure of macro unit under narrow channel layout ) 是由 赵少峰 于 2020-08-28 设计创作，主要内容包括：本发明实施例涉及一种窄通道布局下宏单元的逻辑输出预导引方法和结构。所述方法包括：在宏单元布局后,根据全部宏单元的输出逻辑,对全部的宏单元进行预绕线处理,确定布局后任意两个相邻的宏单元之间的通道的通道尺寸是否满足走线轨道资源需求；当相邻的第一宏单元与第二宏单元之间的第一通道的通道尺寸不满足走线轨道资源需求时,对第一通道执行预导引处理；通过对第一通道执行预导引处理增加的第一缓冲器阵列和第二缓冲器阵列的各个缓冲器的输出,将在第一宏单元与第二宏单元的引脚输出逻辑引出至第一通道外,从而进行相应的逻辑功能单元的布局,以及逻辑功能单元通过缓冲器与引脚的布线连接,由此解决了窄通道布局下走线轨道资源不足不能满足逻辑输出需求的问题。(The embodiment of the invention relates to a logic output pre-guiding method and a structure of a macro unit under a narrow channel layout. The method comprises the following steps: after the macro cells are distributed, performing pre-winding processing on all the macro cells according to the output logics of all the macro cells, and determining whether the channel size of a channel between any two adjacent macro cells meets the requirement of routing track resources or not after the distribution; when the channel size of a first channel between the adjacent first macro unit and the second macro unit does not meet the requirement of routing track resources, pre-guiding processing is performed on the first channel; through the output of each buffer of the first buffer array and the second buffer array added by executing pre-guiding processing on the first channel, the pin output logics of the first macro unit and the second macro unit are led out of the first channel, so that the corresponding logic function unit is arranged, and the logic function unit is connected with the wiring of the pins through the buffers, thereby solving the problem that the wiring track resources are insufficient and the logic output requirement cannot be met under the narrow channel arrangement.)

窄通道布局下宏单元的逻辑输出预导引方法和结构

技术领域

本发明涉及集成电路布图设计和优化技术领域，尤其涉及窄通道布局下宏单元的逻辑输出预导引方法和结构。

背景技术

数字后端集成电路(IC)设计中，宏单元(Macro)是设计中最常见的单元。宏单元是由相对逻辑门抽象级别更高的触发器、算术逻辑单元、硬体暂存器等组成的预定义逻辑功能实现单元。这些逻辑单元作为一个宏单元整体被安置在硅片上。在制造过程中，工程师需要构建各个预定义单元之间的金属互连线，不同的连线方式可以在更高逻辑层次实现不同的功能。

在设计中，宏单元按阵列排列，在每两个宏单元之间有一个走线轨道过道，称为通道(Channel)，通道中的走线轨道称为track。宏单元之间的连线在垂直和水平走线轨道通道中进行。宏单元的连线在更高逻辑层次上为了实现不同的功能还需要***逻辑功能单元。但是在很多设计中，因为受到芯片面积的约束和局限，通道宽度有限，相邻宏单元之间，或者宏单元与芯片边界之间的通道不足以满足***逻辑功能单元后的走线轨道资源需求，导致不得不牺牲面积或重新进行宏单元布局为代价来满足走线轨道资源要求。

发明内容

本发明的目的是提供一种窄通道布局下宏单元的逻辑输出预导引方法和结构，能够解决窄通道布局下走线轨道资源不足不能满足逻辑输出需求的问题。

为此，第一方面，本发明实施例提供了一种窄通道布局下宏单元的逻辑输出预导引方法，包括：

在宏单元布局后，根据全部宏单元的输出逻辑，对全部的宏单元进行预绕线处理，确定布局后任意两个相邻的宏单元之间的通道的通道尺寸是否满足走线轨道资源需求；

当相邻的第一宏单元与第二宏单元之间的第一通道的通道尺寸不满足走线轨道资源需求时，对所述第一通道执行预导引处理；

其中，所述预导引处理具体包括：

确定所述第一通道内平行所述第一通道方向的第一走线轨道的总数量，并将总数量分配为第一数量和第二数量；所述第一数量与第二数量之和小于等于所述总数量；

按照第一宏单元在所述第一通道一侧的引脚顺序，对应每个引脚依次在第一数量的第一走线轨道中的一个第一走线轨道上***一个缓冲器，且各个缓冲器依次设置在相邻的垂直所述通道方向的第二走线轨道上，从而组成折线形状的第一缓冲器阵列；

按照第二宏单元在所述第一通道一侧的引脚顺序，对应每个引脚依次在第二数量的第一走线轨道中的一个第一走线轨道上***一个缓冲器，且各个缓冲器依次设置在相邻的垂直所述通道方向的第二走线轨道上，从而组成折线形状的第二缓冲器阵列；

沿所述第二走线轨道布线连接所述第一宏单元的每个引脚与第一缓冲器阵列中的一个相对应的缓冲器，以及布线连接所述第二宏单元每个引脚与第二缓冲器阵列中的一个相对应的缓冲器；

沿所述第一走线轨道布线用以将各个缓冲器的输出引出所述第一通道外，从而将第一宏单元和第二宏单元的各个引脚的逻辑输出引导致所述第一通道外；

在对所述第一通道执行预导引处理后，通过所述第一缓冲器阵列和/或所述第二缓冲器阵列的各个缓冲器的输出，在所述第一通道外进行相应的逻辑功能单元的布局和布线连接。

优选的，所述预绕线处理具体为：对任意两个或多个宏单元的具有相关输出逻辑的两个或多个引脚，在通道内***相应的逻辑功能单元，用以连接所述两个或多个引脚。

进一步优选的，所述确定布局后任意两个相邻的宏单元之间的通道的通道尺寸是否满足走线轨道资源需求具体为：

确定在每个通道内需***的逻辑功能单元是否能够全部***所述通道内。

优选的，所述将总数量分配为第一数量和第二数量的方法具体包括：根据第一宏单元在所述第一通道一侧的引脚数量和第二宏单元在所述第一通道一侧的引脚数量确定所述第一数量与第二数量。

第二方面，本发明实施例提供了一种窄通道布局下宏单元的逻辑输出预导引结构，包括：第一宏单元、第二宏单元、第一通道、第一缓冲器阵列和第二缓冲器阵列；

所述第一宏单元与第二宏单元为相邻的两个宏单元，所述第一宏单元与第二宏单元之间为所述第一通道；所述第一通道内具有走线轨道资源，其中包括多个平行所述第一通道方向的第一走线轨道和多个垂直所述第一通道方向的第二走线轨道；

所述第一缓冲器阵列和第二缓冲器阵列设置在所述第一通道内，且所述分别呈折线形状排列；

其中，所述第一缓冲器阵列中的每一个缓冲器依次设置在第一数量的第一走线轨道中的一个第一走线轨道上，并沿第一走线轨道与第一宏单元的一个对应引脚通过布线连接；

所述第二缓冲器阵列中的每一个缓冲器依次设置在第二数量的第一走线轨道中的一个第一走线轨道上，并沿第一走线轨道与第二宏单元的一个对应引脚通过布线连接；所述第一数量与第二数量之和小于等于所述总数量；

每个缓冲器阵列中，相邻的缓冲器之间在沿第一走线轨道方向和第二走线轨道方向上均具有至少一个走线轨道的位移。

优选的，所述第一数量的第一走线轨道与所述第二数量的第一走线轨道相互不重叠。

优选的，所述结构还包括：逻辑功能单元；

所述逻辑功能单元设置在所述第一通道外；所述第一宏单元和/或所述第二宏单元的一个或多个引脚通过第一缓冲器阵列和/或第二缓冲器阵列中相应的的缓冲器与所述逻辑功能单元相连接。

优选的，所述逻辑功能单元还与其他宏单元的一个或多个引脚相连接。

优选的，所述结构还包括：所述第一通道外的其他缓冲器；

所述第一宏单元和/或所述第二宏单元的一个或多个引脚通过第一缓冲器阵列和/或第二缓冲器阵列中相应的的缓冲器后，再连接至其他缓冲器，再与所述逻辑功能单元相连接。

本发明实施例提供的窄通道布局下宏单元的逻辑输出预导引方法，通过对第一通道执行预导引处理增加折线型排列的第一缓冲器阵列和第二缓冲器阵列，以缓冲器阵列中的各个缓冲器引导对应的第一宏单元与第二宏单元的引脚逻辑输出，将其引出至第一通道外，从而方便在通道外进行相应的逻辑功能单元的布局，并实现了逻辑功能单元通过缓冲器与引脚的布线连接，由此最大化的合理利用了窄通道布局下通道的走线轨道资源，使得有限的走线轨道资源在最大程度上满足逻辑输出需求。

附图说明

图1为本发明实施例提供的窄通道布局下宏单元的逻辑输出预导引方法的流程图；

图2为本发明实施例提供的预导引处理的方法步骤流程图；

图3为本发明实施例提供的窄通道布局下相邻两个宏单元的结构示意图；

图4为示出了非功能物理单元(Physical only cells)的相邻两个宏单元的结构示意图示意图；

图5为窄通道布局下宏单元的逻辑输出预导引结构示意图。

具体实施方式

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

本发明实施例提供了一种窄通道布局下宏单元的逻辑输出预导引方法，其主要步骤如图1所示，包括：

步骤110，在宏单元布局后，根据全部宏单元的输出逻辑，对全部的宏单元进行预绕线处理，确定布局后任意两个相邻的宏单元之间的通道的通道尺寸是否满足走线轨道资源需求；

具体的，在宏单元布局后，各个宏单元的位置就已经确定下来了。每个宏单元有各自的输出逻辑，根据输出逻辑可以计算每个宏单元的输出所需占用的走线轨道资源。

在相邻两个宏单元之间的通道中，都有可用的走线轨道(track)，包括平行通道方向的第一走线轨道和垂直通道方向的第二走线轨道。第一走线轨道和第二走线轨道均为多条，多条第一走线轨道相互平行排列，它们在物理实现上处于同一层或不同层，多条第二走线轨道也相互平行排列，它们在物理实现上处于同一层或不同层。

预绕线处理是在宏单元布局之后的一个过程，是指对任意两个或多个宏单元的具有相关输出逻辑的两个或多个引脚，在通道内***相应的逻辑功能单元，用以连接所述两个或多个引脚。也就是说，对于每个相邻的第一宏单元与第二宏单元，确认在它们之间的第一通道内要***的逻辑功能单元是否第一通道有足够的空间和走线轨道资源提供，如果没有，则意味着布局后这两个相邻的宏单元之间的通道不能走线轨道资源需求。

如果能够满足走线轨道资源需求，直接***逻辑功能单元后进行布线即可，对于不能满足需求的，就需要执行预导引处理。

步骤120，当相邻的第一宏单元与第二宏单元之间的第一通道的通道尺寸不满足走线轨道资源需求时，对第一通道执行预导引处理；

其中，预导引处理具体如图2所示，包括：

步骤121，确定第一通道内平行第一通道方向的第一走线轨道的总数量，并将总数量分配为第一数量和第二数量；

也就是说，首先确定通道内的可用的走线轨道资源的数量，然后再对走线轨道资源进行合理分配使用。

具体将总数量分配为第一数量和第二数量的方法可以为：根据第一宏单元在第一通道一侧的引脚数量和第二宏单元在第一通道一侧的引脚数量确定第一数量与第二数量。也就是根据相邻两个宏单元在同一通道中的走线轨道资源使用需求的量进行分配。当然也可以对总数量进行平均分配。总之，第一数量与第二数量之和小于等于总数量。

步骤122，按照第一宏单元在第一通道一侧的引脚顺序，对应每个引脚依次在第一数量的第一走线轨道中的一个第一走线轨道上***一个缓冲器，且各个缓冲器依次设置在相邻的垂直通道方向的第二走线轨道上，从而组成折线形状的第一缓冲器阵列；

也就是说，对第一宏单元的第一个引脚，沿对应第一个引脚的第二走线轨道，在第一宏单元最近的第一走线轨道上***一个缓冲器；然后对第一宏单元的第二个引脚，沿对应第二个引脚的第二走线轨道，在距离第一宏单元次近的第一走线轨道上***一个缓冲器，以此类推，直到***第一数量个缓冲器，然后再逐一向靠近第一宏单元的方向对各引脚再一一对应的***缓冲器，直到全部引脚对应的缓冲器***完毕，形成第一缓冲器阵列。

每个缓冲器阵列中，相邻的缓冲器之间在沿第一走线轨道方向和第二走线轨道方向上均具有至少一个走线轨道的位移。这样方式***的缓冲器，组成了连续或不连续的折线形状。

步骤123，按照第二宏单元在第一通道一侧的引脚顺序，对应每个引脚依次在第二数量的第一走线轨道中的一个第一走线轨道上***一个缓冲器，且各个缓冲器依次设置在相邻的垂直通道方向的第二走线轨道上，从而组成折线形状的第二缓冲器阵列；

具体的，第二缓冲器阵列的形成过程与第一缓冲器阵列相同，不再赘述。

步骤124，沿第二走线轨道布线连接第一宏单元的每个引脚与第一缓冲器阵列中的一个相对应的缓冲器，以及布线连接第二宏单元每个引脚与第二缓冲器阵列中的一个相对应的缓冲器；

在缓冲器阵列构成后，将具有对应关系的引脚和缓冲器地输入端进行布线连接。

步骤125，沿第一走线轨道布线用以将各个缓冲器的输出引出第一通道外，从而将第一宏单元和第二宏单元的各个引脚的逻辑输出引导致第一通道外。

由此，在合理的最大化利用了窄通道布线资源的条件下，将宏单元的全部引脚的逻辑输出引导到窄通道之外。

步骤130，在对第一通道执行预导引处理后，通过第一缓冲器阵列和/或第二缓冲器阵列的各个缓冲器的输出，在第一通道外进行相应的逻辑功能单元的布局和布线连接。

在本例中仅对相邻的两个宏单元的逻辑输出的连接进行了说明，当然对于第一宏单元和第二宏单元来说，它们都还可能与其他宏单元的一个或多个引脚之间具有逻辑功能连接需求，因此逻辑功能单元还可以与其他宏单元的一个或多个引脚相连接。

此外，在第一通道外还可以设置有其他缓冲器；第一宏单元和/或第二宏单元的一个或多个引脚通过第一缓冲器阵列和/或第二缓冲器阵列中相应的的缓冲器后，还可以再连接至其他缓冲器，再与逻辑功能单元相连接。

以上说明了窄通道布局下宏单元的逻辑输出预导引方法，下面对通过上述方法实现的窄通道布局下宏单元的逻辑输出预导引结构进行说明。

如图3所示，窄通道布局下相邻两个宏单元的结构如图所示，包括：第一宏单元1、第二宏单元2和第一通道3。第一宏单元1与第二宏单元2为相邻的两个宏单元，第一宏单元1与第二宏单元2之间为第一通道3。

第一通道3内具有走线轨道资源，这个走线轨道资源在物理设计中是遍布整个芯片的，但是对于宏单元的逻辑输出来说，需要使用第一通道3内具有走线轨道资源进行逻辑输出。如图示，第一通道3内的线资源包括多个平行第一通道方向的第一走线轨道41和多个垂直第一通道方向的第二走线轨道42。

在实际芯片后端设计过程中，还会有一些非功能物理单元(Physical onlycells)占用通道内的面积，非功能物理单元是那些在网表中没有，而在实际芯片中需要存在的一些单元，如电源地IO、给IO供电的IO以及一些衬底、阱接触单元等。

结合图3、图4所示，非功能物理单元5占据在第一通道3内，会使得第一通道3内的可用走线轨道资源更为紧张。为此在执行上述逻辑输出预导引方法后，在第一通道内会形成如图5所示的第一缓冲器阵列6和第二缓冲器阵列(图中未示出)。

结合图3、图4、图5所示，第一缓冲器阵列6和第二缓冲器阵列设置在第一通道3内，且分别呈折线形状排列；因为第二缓冲器阵列与第一缓冲器阵列6的设置方法相同，只不过占用的走线轨道资源多少可能是平均分配或者根据输出逻辑需求分配，因此在这里没有画出第二缓冲器阵列。在平均分配二者占用的走线轨道资源的情况下，可以认为第一缓冲器阵列6和第二缓冲器阵列是对称设置的。

第一缓冲器阵列6中的每一个缓冲器61依次设置在第一数量的第一走线轨道中的一个第一走线轨道41上，并沿第一走线轨道41与第一宏单元1的一个对应引脚11通过布线连接；同样，第二缓冲器阵列中的每一个缓冲器依次设置在第二数量的第一走线轨道中的一个第一走线轨道上，并沿第一走线轨道与第二宏单元2的一个对应引脚21通过布线连接。第一数量的第一走线轨道与所述第二数量的第一走线轨道相互不重叠。

每个缓冲器阵列中，相邻的缓冲器之间在沿第一走线轨道方向和第二走线轨道方向上均具有至少一个走线轨道的位移。

在逻辑输出预导引结构中还包括：逻辑功能单元；逻辑功能单元可以根据布局的实际情况设置在第一通道3外的适当位置，因此图中对逻辑功能单元没有单独示出。

第一宏单元1和/或第二宏单元2的一个或多个引脚通过第一缓冲器阵列6和/或第二缓冲器阵列中相应的的缓冲器与逻辑功能单元相连接。这步的连接与常规的布线是相同的，沿走线轨道布线即可，在图中没有在示出。

当然对于第一宏单元和第二宏单元来说，它们都还可能与其他宏单元的一个或多个引脚之间具有逻辑功能连接需求，因此逻辑功能单元还可以与其他宏单元的一个或多个引脚相连接。

此外，在第一通道外还可以设置有其他缓冲器；第一宏单元和/或第二宏单元的一个或多个引脚通过第一缓冲器阵列和/或第二缓冲器阵列中相应的的缓冲器后，还可以再连接至其他缓冲器，再与逻辑功能单元相连接。

本发明实施例提供的窄通道布局下宏单元的逻辑输出预导引方法，通过对第一通道执行预导引处理增加折线型排列的第一缓冲器阵列和第二缓冲器阵列，以缓冲器阵列中的各个缓冲器引导对应的第一宏单元与第二宏单元的引脚逻辑输出，将其引出至第一通道外，从而方便在通道外进行相应的逻辑功能单元的布局，并实现了逻辑功能单元通过缓冲器与引脚的布线连接，由此最大化的合理利用了窄通道布局下通道的走线轨道资源，使得有限的走线轨道资源在最大程度上满足逻辑输出需求。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。