一种混合解码方法、存储装置控制器及存储系统

本申请公开一种混合解码方法、存储装置控制器及存储系统,涉及解码技术,所述方法包括：利用第一解码器对待解码资料进行解码；当第一解码器解码失败时,将解码失败后的资料的比特位进行位翻转；将所述位翻转之后的资料输入第二解码器进行解码。通过将第一解码器解码失败之后的资料进行位翻转操作,然后将其输入第二解码器进行解码,可以提高解码效率,提升解码速度。

2021-11-02

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具有减少晶体管降级的高压移位器

本文论述用于预防高压(HV)移位器中的晶体管降级以将输入电压传送到例如全局字线的存取线的系统及方法。存储器装置的实施例包括存储器单元及HV移位器电路,所述HV移位器电路包含信号传送电路以及第一HV控制电路及第二HV控制电路。所述信号传送电路包含用于将高压输入传送到存取线的P沟道晶体管。所述第一HV控制电路将偏压电压耦合到所述P沟道晶体管达第一时段,且所述第二HV控制电路在所述第一时段之后将应力消除信号耦合到所述P沟道晶体管达第二时段以减少所述P沟道晶体管的降级。所述经传送高压可用于对所述存取线充电以选择性读取、编程或擦除存储器单元。

2021-10-29

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目标数据的解码方法、装置、电子设备和存储装置

本申请提供了目标数据的解码方法、装置、电子设备和存储装置,属于数据解码技术领域。所述方法包括：从存储介质中读取目标数据,其中,所述存储介质中包括多个存储单元；在采用预设解码方式对所述目标数据解码失败的情况下,根据存储器中预先存储的位置信息确定目标存储单元,其中,所述位置信息包括特定存储单元的具体位置；将所述目标存储单元的初始可信度更改为目标可信度,其中,所述目标可信度的可信度值低于所述初始可信度的可信度值；采用软解码方式对更改可信度后的目标数据进行解码。本申请提高了目标数据解码成功的效率。

2021-10-29

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地址计数电路及包括地址计数电路的半导体装置

地址计数电路及包括地址计数电路的半导体装置。一种地址计数电路包括：共享地址计数电路,其被配置为通过在计数时钟信号的第一沿和第二沿对外部起始地址进行计数,来生成第一共享地址和第二共享地址；以及锁存电路,其包括多个锁存器,所述多个锁存器被配置为分别共享第一共享地址和第二共享地址,并通过根据多个锁存时钟信号锁存第一共享地址和第二共享地址,来生成多个列地址。

2021-10-29

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非易失性存储器件和控制方法

公开了非易失性存储器件和控制方法。所述非易失性存储器件包括存储阵列、位线、多条字线、第一控制电路和第二控制电路。所述位线连接至存储阵列的第一存储串。所述多条字线连接至第一存储串的存储单元,每条字线连接至相应的存储单元。第一控制电路被配置为在预充电时间段期间向所述位线施加位线预脉冲信号。第二控制电路被配置为向被选择字线施加字线信号,并且向设置在选择栅极线和被选择字线之间的字线施加多个字线预脉冲信号。所述多个字线预脉冲信号的电压电平是递增的。

2021-10-26

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用于三维NAND存储器的泄漏检测

本公开提供了一种用于检测存储器装置中的字线之间的泄漏的电路。所述电路包括第一耦合电容器和第二耦合电容器。第一耦合电容器和第二耦合电容器的第一端子分别连接至第一字线和第二字线。第一耦合电容器和第二耦合电容器的第一端子还分别连接至第一电压供应端和第二电压供应端。所述电路还包括比较器,其中,所述比较器的第一输入端连接至第一耦合电容器的第二端子,并且所述比较器的第二输入端连接至第二耦合电容器的第二端子。所述比较器被配置为当所述比较器的第一输入端和第二输入端之间的差分电压大于所述比较器的迟滞电平时发送报警信号。

2021-10-22

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用于NAND存储操作的架构和方法

在一种用于对存储单元串进行编程的方法中,在选定的字线上施加编程电压以对存储单元串中的选定的存储单元进行编程。将第一通过电压施加在耦合到存储单元中的第一存储单元的第一字线上。将第二通过电压施加在耦合到存储单元中的第二存储单元的第二字线上。此外,将第三通过电压施加在耦合到存储单元中的第三存储单元的第三字线上。第一、第二和第三存储单元位于存储单元串中的选定的存储单元的第一侧,并且第二存储单元设置在第一存储单元和第三存储单元之间。第二通过电压高于第一通过电压和第三通过电压。

2021-10-22

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在3D NAND存储器设备中通过阵列源极耦合减少编程干扰的方法

本公开提供了一种三维NAND存储器设备,包括：第一NAND串,其包括对应于将被禁止编程的第一单元的第一沟道；以及被配置为控制字线驱动器和位线驱动器进行以下操作的控制器：在向选定字线施加编程电压之前,将与所述第一沟道电耦合的第一位线充电至第一电压电平,以用于将所述第一沟道充电至所述第一电压电平,对与所述第一位线电耦合的阵列公共源极充电,以进一步将所述第一沟道充电至高于所述第一电压电平的第二电压电平；以及切断所述第一位线与所述第一沟道之间的电耦合,以准备向所述选定字线施加所述编程电压。

2021-10-22

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延迟锁相环电路及具有该电路的半导体存储器装置

提供一种延迟锁相环电路及半导体存储器装置。延迟锁相环电路包括相位检测和延迟控制电路,该相位检测和延迟控制电路被配置为响应于第一选择信号被激活来检测第一内部生成时钟信号和反馈时钟信号之间的相位差以生成第一相位差检测信号,响应于第二选择信号被激活来检测第二内部生成时钟信号和反馈时钟信号之间的相位差以生成第二相位差检测信号,并且响应于第一相位差检测信号或第二相位差检测信号来改变码值。

2021-10-22

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主动读取干扰缓解

本申请涉及主动读取干扰缓解。接收使用存储器装置执行读取操作集合的请求。将所述读取操作集合划分成多个读取操作子集。在所述多个读取操作子集中的第一读取操作子集中选择第一读取操作。所述第一读取操作在存储器装置上的第一位置执行。在所述存储器装置上邻近所述第一位置的一或多个第二位置执行一或多个第一数据完整性扫描操作,以确定与所述一或多个第二位置相关联的一或多个第一可靠性统计数据。

2021-10-22

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