非易失性存储器件和控制方法
阅读说明：本技术 非易失性存储器件和控制方法 (Nonvolatile memory device and control method ) 是由 贾建权 崔莹 游开开 于 2019-10-22 设计创作，主要内容包括：公开了非易失性存储器件和控制方法。所述非易失性存储器件包括存储阵列、位线、多条字线、第一控制电路和第二控制电路。所述位线连接至存储阵列的第一存储串。所述多条字线连接至第一存储串的存储单元,每条字线连接至相应的存储单元。第一控制电路被配置为在预充电时间段期间向所述位线施加位线预脉冲信号。第二控制电路被配置为向被选择字线施加字线信号,并且向设置在选择栅极线和被选择字线之间的字线施加多个字线预脉冲信号。所述多个字线预脉冲信号的电压电平是递增的。(Disclosed are a nonvolatile memory device and a control method. The nonvolatile memory device includes a memory array, a bit line, a plurality of word lines, a first control circuit, and a second control circuit. The bit line is connected to a first memory string of a memory array. The plurality of word lines are connected to the memory cells of the first memory string, and each word line is connected to a corresponding memory cell. The first control circuit is configured to apply a bit line pre-pulse signal to the bit line during a pre-charge period. The second control circuit is configured to apply a word line signal to the selected word line, and to apply a plurality of word line pre-pulse signals to the word lines disposed between the select gate line and the selected word line. The voltage levels of the plurality of word line pre-pulse signals are incremented.)
本申请是申请号为201980002808.4、申请日为2019年10月22日、发明名称为“非易失性存储器件和控制方法”的中国发明专利申请的分案申请。
技术领域
本发明涉及非易失性存储器件和控制方法，更具体而言，涉及能够施加具有不同电压电平的字线预脉冲信号并且降低编程干扰的非易失性存储器件和控制方法。
背景技术
非易失性存储器件(例如，闪速存储器)已经变成诸如个人计算机、闪存驱动器、数字照相机和移动电话的各种电子产品中的优选存储器。闪速存储器件经历了快速发展。闪速存储器可以在无需加电的情况下对数据进行相当长时间的存储，并且具有诸如高集成水平、快速存取、易于擦除和重写的优点。为了进一步提高闪速存储器件的位密度以及降低其成本，开发出了三维(3D)NAND闪速存储器。3D NAND存储架构在垂直方向上以多层方式堆叠存储单元，从而实现了比传统NAND存储器更高的密度。随着更多的层的添加，位密度增大，因而增加了更多的存储容量。随着层的增多，编程干扰也变得更加严重。可以对连接至未被选择存储串的未被选择位线施加预脉冲信号，从而去除未被选择存储串的升压电荷(电子)。然而，随着层的增加，沟道长度也相应增大。由于增大的沟道长度的原因将降低位线预充电对底部沟道当中保留的电子的作用。一种改善位线预充电效果的传统方法是延长位线预脉冲时间，但是这样做将牺牲并且影响数据编程时间。另一种改善位线预充电效果的传统方法是提高位线预脉冲的电压电平，但是这样做将增加位线晶体管的击穿现象的风险。因此，需要对此进行改进。
发明内容
因此，本发明的目的是提供一种能够施加具有不同电压电平的字线预脉冲信号并且能够降低编程干扰的非易失性存储器件和控制方法。
实施例提供了一种非易失性存储器件。所述非易失性存储器件包括：包括多个存储串的存储阵列，每个存储串包括选择栅晶体管以及与所述选择栅晶体管串联连接的多个存储单元；连接至所述多个存储串中的第一存储串的位线；连接至所述多个存储串中的第一存储串的选择栅晶体管的选择栅极线；连接至所述多个存储串中的第一存储串的多个存储单元的多条字线，每条字线连接至所述第一存储串的相应存储单元；被配置为在预充电时间段期间对所述位线施加位线预脉冲信号的第一控制电路；以及被配置为在所述预充电时间段期间向所述多条字线中的被选择字线施加字线信号并且向设置在所述选择栅极线和所述被选择字线之间的字线施加多个字线预脉冲信号的第二控制电路，其中，所述多个字线预脉冲信号的电压电平是递增的。
另一实施例提供了一种非易失性存储器件的控制方法。所述非易失性存储器件具有包括多个存储串的存储阵列，并且每个存储串包括选择栅晶体管以及与选择栅晶体管串联连接的多个存储单元。所述控制方法包括：在预充电时间段期间向连接至所述多个存储串中的第一存储串的位线施加位线预脉冲信号；在所述预充电时间段期间向连接至所述第一存储串的多个存储单元中的被选择存储单元的被选择字线施加字线信号；以及在所述预充电时间段期间向连接至所述第一存储串的多个存储单元并且设置在所述选择栅极线和所述被选择字线之间的多条字线施加多个字线预脉冲信号，其中，所述多个字线预脉冲信号的电压电平是递增的。
对于本领域技术人员而言，在阅读了下文对通过各幅附图例示的优选实施例的详细描述之后，本发明的这些和其他目标无疑将变得显而易见。
附图说明
图1是根据本发明实施例的非易失性存储器件的示意图。
图2是示出了根据本发明实施例的图1所示的非易失性存储器件的存储串和相关连接线的示意图。
图3是示出了根据本发明实施例的图1所示的非易失性存储器件的未被选择存储串和相关连接线的示意图。
图4和图5是根据本发明实施例的图3所示的存储串的信号时序图。
具体实施方式
参考图1，其示出了根据本发明实施例的非易失性存储器件1的示意图。非易失性存储器件1可以是NAND闪速存储器。例如，非易失性存储器件1可以是三维(3D)NAND闪速存储器。非易失性存储器件1包括存储阵列10以及控制电路20和30。存储阵列10包括多个存储串。每个存储串包括多个存储单元。每个串的存储单元串联连接到一起。字线与半导体沟道的相交形成了存储单元。顶部选择栅极线TSG、字线WL、顶部虚设字线TDMY、底部虚设字线BDMY和底部栅极线BSG被连接在存储阵列10和控制电路20之间。位线BL连接在存储阵列10和控制电路30之间。
图2是示出了根据本发明实施例的图1所示的非易失性存储器件1的存储串和相关连接线的示意图。存储阵列10的存储串包括但不限于顶部选择栅晶体管、至少一个顶部虚设存储单元、多个存储单元、至少一个底部虚设存储单元和底部选择栅晶体管。位线BL耦接至存储串。顶部选择栅极线TSG连接至存储串的顶部选择栅晶体管。至少一个顶部虚设存储单元与顶部选择栅晶体管串联连接。至少一条顶部虚设字线TDMY连接至存储串的至少一个顶部虚设存储单元。每条顶部虚设字线单独连接至顶部虚设存储单元。所述多个存储单元可以被配置为存储数据。所述多个存储单元可以与所述至少一个顶部虚设存储单元串联连接。字线WL连接至存储串的存储单元。每条字线WL单独地连接至存储单元。此外，存储阵列10的存储串的存储单元在顶部虚设存储单元和底部虚设存储单元之间沿第一方向顺次设置，并且相应地，字线WL在顶部虚设字线TDMY和底部虚设字线BDMY之间沿所述第一方向顺次设置。
此外，所述至少一个底部虚设存储单元与所述多个存储单元串联连接。至少一条底部虚设字线BDMY连接至存储串的所述至少一个底部虚设存储单元。每条底部虚设字线BDMY单独连接至底部虚设存储单元。底部选择栅晶体管与所述至少一个底部虚设存储单元串联连接。底部选择栅极线BSG连接至存储串的底部选择栅晶体管。可以由所述控制电路以及外部电路通过非易失性存储器件1的所述连接线对存储单元内的数据写入和擦除进行控制。
在预充电时间段(编程之前)期间，控制电路30被配置为对存储阵列10的未被选择存储串的未被选择位线BL施加位线预脉冲信号。例如，对于每一未被选择存储串，控制电路30被配置为在所述预充电时间段期间对每一未被选择存储串的未被选择位线BL施加位线预脉冲信号。控制电路20被配置为对顶部选择栅极线TSG施加顶部选择栅预脉冲信号，并且对底部选择栅极线BSG施加底部选择栅预脉冲信号。此外，控制电路20被配置为对未被选择存储串的被选择字线施加字线信号。控制电路20被配置为对设置在被选择字线和顶部虚设字线TDMY(或顶部选择栅TSG)之间的字线施加多个字线预脉冲信号。控制电路20还被配置为对设置在字线和顶部选择栅TSG之间的顶部虚设字线TDMY施加顶部虚设字线预脉冲信号，并且对设置在字线和底部选择栅BSG之间的底部虚设字线BDMY施加底部虚设字线预脉冲信号。
此外，施加至设置在被选择字线和顶部虚设字线TDMY之间的字线的多个字线预脉冲信号的电压电平可以是不同的。例如，施加至设置在被选择字线和顶部虚设字线TDMY之间的字线的多个字线预脉冲信号的电压电平可以是递增的。例如，施加至设置在被选择字线和顶部虚设字线TDMY之间的字线的多个字线预脉冲信号的电压电平从与被选择字线相邻设置的字线依次递增。例如，可以将所述多个字线预脉冲信号中的第一字线预脉冲信号施加至所述多条字线中的第一字线，所述第一字线与所述被选择字线相邻设置，并且设置在所述被选择字线和顶部虚设字线TDMY之间。可以将所述多个字线预脉冲信号中的第二字线预脉冲信号施加至所述多条字线中的第二字线，所述第二字线与所述第一字线相邻设置，并且设置在所述第一字线和顶部虚设字线TDMY之间。在实施例中，第二字线预脉冲信号的电压电平大于第一字线预脉冲信号的电压电平。
可以将所述多个字线预脉冲信号中的第三字线预脉冲信号施加至所述多条字线中的第三字线，所述第三字线与所述第二字线相邻设置，并且设置在所述第二字线和顶部虚设字线TDMY之间。在实施例中，第三字线预脉冲信号的电压电平大于第二字线预脉冲信号的电压电平。可以将所述多个字线预脉冲信号中的第四字线预脉冲信号施加至第四字线，所述第四字线与所述第三字线相邻设置，并且设置在所述第三字线和顶部虚设字线TDMY之间，以此类推。在实施例中，第四字线预脉冲信号的电压电平大于第三字线预脉冲信号的电压电平，以此类推。
换言之，离被选择字线越远，可以使施加的字线预脉冲信号的电压电平越大，因为这些字线预脉冲信号被施加至设置在顶部选择栅TSG和被选择字线之间的字线。施加至与被选择字线相距最远的字线的字线预脉冲信号的电压电平可以是施加至设置在被选择字线和顶部虚设字线TDMY之间的字线的多个字线预脉冲信号的电压电平中最大的。施加至与被选择字线相距最近的字线的字线预脉冲信号的电压电平可以是施加至设置在被选择字线和顶部虚设字线TDMY之间的字线的多个字线预脉冲信号的电压电平中最小的。由于具有不同电压电平的字线预脉冲信号被施加至位于顶部选择栅极线和被选择字线之间的字线，因此增强了沟道电势梯度，并且因而增强了未被选择位线的预充电作用并降低了编程干扰。
此外，施加至顶部虚设字线TDMY的顶部虚设字线预脉冲信号的电压电平大于施加至设置在被选择字线和顶部虚设字线TDMY之间的字线的多个字线预脉冲信号的电压电平。
此外，设置在被选择字线和顶部选择栅极TSG之间的字线可以被划分成多个字线组。每个划分出的字线组可以包括至少一条字线。注意，每个字线组的字线的数量不受限制，并且可以根据实际系统需要和要求加以改变和设计。每个字线组可以包括至少一条字线。例如，请参考图3。图3是示出了根据本发明实施例的图1所示的非易失性存储器件1的未被选择存储串和相关连接线的示意图。顶部选择栅晶体管TT、顶部虚设存储单元TDMY、存储单元MC0到MCn、底部虚设存储单元BDMC和底部选择栅晶体管BT串联连接。图3示出了未被选择位线BL、顶部选择栅极线TSG、顶部虚设字线TDMY、字线WL0到WLn、底部虚设字线BDMY和底部选择栅极线BSG。如图3所示，假设字线WL0是被选择字线，那么字线WL1到WLn被划分成第一字线组(底部WL)、第二字线组(中间WL)和第三字线组(顶部WL)。从底部到顶部，第一字线组(底部WL)包括字线WL1到WLp。第一字线组(底部WL)位于被选择字线(字线WL0)和第二字线组(中间WL)之间。第二字线组(中间WL)包括字线WL(p+1)到WLq。第二字线组(中间WL)位于第一字线组(底部WL)和第三字线组(顶部WL)之间。第三字线组(顶部WL)包括字线WL(q+1)到WLn。第三字线组(顶部WL)位于第二字线组(中间WL)和顶部虚设字线TDMY之间。
请进一步参考图3和图4。图4是根据本发明实施例的图3所示的存储串的信号时序图。从图4的顶部开始，预充电时间段内的信号波形依次为：位线预脉冲信号VP_BL、顶部选择栅预脉冲信号VP_TSG、顶部虚设字线预脉冲信号VP_TDMY、字线预脉冲信号VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL以及字线信号V_SELWL。在预充电时间段期间，位线预脉冲信号VP_BL被施加至存储阵列10的未被选择存储串的未被选择位线BL。顶部选择栅预脉冲信号VP_TSG被施加至顶部选择栅极线TSG。顶部虚设字线预脉冲信号VP_TDMY被施加至顶部虚设字线TDMY。字线预脉冲信号VP_TOPWL被施加至第三字线组(顶部WL)。字线预脉冲信号VP_MIDDLEWL被施加至第二字线组(中间WL)。字线预脉冲信号VP_BOTTOMWL被施加至第一字线组(底部WL)。施加至未被选择位线BL的位线预脉冲信号VP_BL可以是第一电源电压Vdd。施加至顶部选择栅极线TSG的顶部选择栅预脉冲信号VP_TSG可以是第二电源电压Vcc。施加至顶部虚设字线TDMY的顶部虚设字线预脉冲信号VP_TDMY也可以是第一电源电压Vdd。施加至被选择字线(WL0)的字线信号V_SELWL可以是编程电压。
在实施例中，如图4所示，字线预脉冲信号VP_MIDDLEWL的电压电平(1.2伏)大于字线预脉冲信号VP_BOTTOMWL的电压电平(0.6伏)。字线预脉冲信号VP_TOPWL的电压电平(1.8伏)大于字线预脉冲信号VP_MIDDLEWL的电压电平(1.2伏)。顶部虚设字线预脉冲信号VP_TDMY的电压电平(Vdd)大于字线预脉冲信号VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL的电压电平。在另一实施例中，请进一步参考图5。图5是根据本发明的替代实施例的图3所示的存储串的信号时序图。从图5的顶部开始，预充电时间段内的信号波形依次为：位线预脉冲信号VP_BL、顶部选择栅预脉冲信号VP_TSG、顶部虚设字线预脉冲信号VP_TDMY、字线预脉冲信号VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL以及字线信号V_SELWL。字线预脉冲信号VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL以及字线信号V_SELWL是负脉冲信号。如图5所示，字线预脉冲信号VP_MIDDLEWL的电压电平(-1.2伏)大于字线预脉冲信号VP_BOTTOMWL的电压电平(-1.8伏)。字线预脉冲信号VP_TOPWL的电压电平(-0.6伏)大于字线预脉冲信号VP_MIDDLEWL的电压电平(-1.2伏)。顶部虚设字线预脉冲信号VP_TDMY的电压电平(Vdd)大于字线预脉冲信号VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL的电压电平。
在实施例中，请进一步参考图3-5。在预充电时间段期间，施加至第二字线组(中间WL)的字线预脉冲信号VP_MIDDLEWL的结束发生在施加至第一字线组(底部WL)的字线预脉冲信号VP_BOTTOMWL的结束之后。施加至第三字线组(顶部WL)的字线预脉冲信号VP_TOPWL的结束发生在施加至第二字线组(中间WL)的字线预脉冲信号VP_MIDDLEWL的结束之后。施加至顶部虚设字线TDMY的顶部虚设字线预脉冲信号VP_TDMY的结束发生在字线预脉冲信号VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL的结束之后。如图4和图5所示，在预充电时间段期间，施加至第二字线组(中间WL)的字线预脉冲信号VP_MIDDLEWL的结束点在施加至第一字线组(底部WL)的字线预脉冲信号VP_BOTTOMWL的结束点之后。在预充电时间段期间，施加至第三字线组(顶部WL)的字线预脉冲信号VP_TOPWL的结束点在施加至第二字线组(中间WL)的字线预脉冲信号VP_MIDDLEWL的结束点之后。施加至顶部虚设字线TDMY的顶部虚设字线预脉冲信号VP_TDMY的结束点在字线预脉冲信号VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL的结束点之后。由于具有不同结束定时的字线预脉冲信号被施加至顶部选择栅极线和被选择字线之间的字线，因而能够有效地提高整个编程速度。
此外，如图4所示，由于字线预脉冲信号VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL是正信号，因而在预充电时间段期间字线预脉冲信号VP_MIDDLEWL的下降沿在字线预脉冲信号VP_BOTTOMWL的下降沿之后。在预充电时间段期间，字线预脉冲信号VP_TOPWL的下降沿在字线预脉冲信号VP_MIDDLEWL的下降沿之后。施加至顶部虚设字线TDMY的顶部虚设字线预脉冲信号VP_TDMY的下降沿在字线预脉冲信号VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL的下降沿之后。如图5所示，由于字线预脉冲信号VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL是负信号，因而在预充电时间段期间字线预脉冲信号VP_MIDDLEWL的上升沿在字线预脉冲信号VP_BOTTOMWL的上升沿之后。在预充电时间段期间，字线预脉冲信号VP_TOPWL的上升沿在字线预脉冲信号VP_MIDDLEWL的上升沿之后。顶部虚设字线预脉冲信号VP_TDMY的上升沿在字线预脉冲信号VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL的上升沿之后。
在实施例中，请进一步参考图4-5。在预充电时间段期间，字线预脉冲信号VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL的脉冲持续时长(信号长度)是递增的。施加至第二字线组(中间WL)的字线预脉冲信号VP_MIDDLEWL的脉冲持续时间大于施加至第一字线组(底部WL)的字线预脉冲信号VP_BOTTOMWL的脉冲持续时间。施加至第三字线组(顶部WL)的字线预脉冲信号VP_TOPWL的脉冲持续时间大于施加至第二字线组(中间WL)的字线预脉冲信号VP_MIDDLEWL的脉冲持续时间。施加至顶部虚设字线TDMY的顶部虚设字线预脉冲信号VP_TDMY的脉冲持续时间大于字线预脉冲信号VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL的脉冲持续时间。
总之，本发明的实施例提供了具有不同电压电平的字线预脉冲信号来驱动顶部选择栅极线和被选择字线之间的字线，以增强沟道电势梯度，并因而增强未被选择位线的预充电作用并降低编程干扰。此外，本发明的实施例向位于顶部选择栅极线和被选择字线之间的字线提供具有不同结束定时的字线预脉冲信号，并因而有效地改善了总体编程速度。
本领域的技术人员将容易地发现在遵循本发明的教导的同时可以对所述器件和方法做出很多修改和变更。相应地，应当将上文的公开内容视为仅由所附权利要求的划定范围来限定。
- 上一篇：一种医用注射器针头装配设备
- 下一篇：存储装置及其操作方法