位线控制电路
电路边界阵列架构中的动态资源管理
本发明题为“电路边界阵列架构中的动态资源管理”。本发明描述了用于在存储器操作期间将存储器阵列管芯动态地分配到多个堆叠管芯中的CMOS管芯的系统和方法。多个堆叠管芯可竖直堆叠并经由一个或多个竖直硅通孔(TSV)连接而连接在一起。存储器阵列管芯可仅包括存储器单元结构(例如,竖直NAND串),而没有列解码器、行解码器、电荷泵、感测放大器、控制电路、页面寄存器或状态机。CMOS管芯可包含执行存储器操作诸如读取和写入存储器操作所必需的支持电路。一个或多个竖直TSV连接可允许多个堆叠管芯中的每个存储器阵列管芯与多个堆叠管芯中的一个或多个CMOS管芯通信或电连接。

2021-10-29

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存储器控制器及其操作方法
本公开涉及一种控制存储器装置的存储器控制器,该存储器控制器包括主机接口和后台控制器。主机接口通过链路与主机通信,通过监测链路的质量来确定链路的质量是否已经劣化,并且当确定链路的质量劣化时对链路执行链路恢复操作。在链路恢复操作正被执行的同时,后台控制器控制存储器装置以执行后台操作。

2021-10-29

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非易失性存储器件和控制方法
公开了非易失性存储器件和控制方法。所述非易失性存储器件包括存储阵列、位线、多条字线、第一控制电路和第二控制电路。所述位线连接至存储阵列的第一存储串。所述多条字线连接至第一存储串的存储单元,每条字线连接至相应的存储单元。第一控制电路被配置为在预充电时间段期间向所述位线施加位线预脉冲信号。第二控制电路被配置为向被选择字线施加字线信号,并且向设置在选择栅极线和被选择字线之间的字线施加多个字线预脉冲信号。所述多个字线预脉冲信号的电压电平是递增的。

2021-10-26

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在3D NAND存储器设备中通过阵列源极耦合减少编程干扰的方法
本公开提供了一种三维NAND存储器设备,包括:第一NAND串,其包括对应于将被禁止编程的第一单元的第一沟道;以及被配置为控制字线驱动器和位线驱动器进行以下操作的控制器:在向选定字线施加编程电压之前,将与所述第一沟道电耦合的第一位线充电至第一电压电平,以用于将所述第一沟道充电至所述第一电压电平,对与所述第一位线电耦合的阵列公共源极充电,以进一步将所述第一沟道充电至高于所述第一电压电平的第二电压电平;以及切断所述第一位线与所述第一沟道之间的电耦合,以准备向所述选定字线施加所述编程电压。

2021-10-22

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延迟锁相环电路及具有该电路的半导体存储器装置
提供一种延迟锁相环电路及半导体存储器装置。延迟锁相环电路包括相位检测和延迟控制电路,该相位检测和延迟控制电路被配置为响应于第一选择信号被激活来检测第一内部生成时钟信号和反馈时钟信号之间的相位差以生成第一相位差检测信号,响应于第二选择信号被激活来检测第二内部生成时钟信号和反馈时钟信号之间的相位差以生成第二相位差检测信号,并且响应于第一相位差检测信号或第二相位差检测信号来改变码值。

2021-10-22

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用于物理不可克隆函数的测量机制
一种用于物理不可克隆函数的测量机制。通过将多个阈值控制值提供给物理不可克隆函数位单元来测量多个物理不可克隆函数位单元。对与每个阈值控制值相关联的测量结果进行评估,以确定在多个阈值控制值中具有正阈值控制值和负阈值控制值的阈值控制对,该阈值控制对导致期望数量的物理不可克隆函数位单元为强1和为强0。

2021-10-22

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在源极线下拉电路中使用带状单元的非易失性存储器系统
本发明涉及一种闪存存储器设备,该闪存存储器设备使用非易失性存储器单元的存储阵列中的带状单元作为源极线下拉电路。在一个实施方案中,带状单元是擦除栅带状单元。在另一实施方案中,带状单元是源极线带状单元。在另一实施方案中,带状单元是控制栅带状单元。在另一实施方案中,带状单元是字线带状单元。

2021-10-22

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用于限定存储器子块的系统和方法
本发明涉及一种用于存储器块管理的方法,该方法包括识别第一组位线,该第一组位线对应于三维存储器阵列的存储器块。该方法还包括使用相应位线偏压晶体管来将第一组位线偏压到第一电压。该方法还包括针对每个存储器块,识别相应子存储器块,该相应子存储器块对应于每个存储器块的与第一组位线相交的字线。该方法还包括对与第一组位线相关联的每个相应子存储器块的存储器单元的存储器地址进行逻辑分组。

2021-10-15

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包括数字线的集成组件
本申请涉及包括数字线的集成组件。一些实施例包含一种集成组件,所述集成组件具有与感测放大器电路系统耦合的第一数字线。所述第一数字线具有远离所述感测放大器电路系统的第一区域。第二数字线与所述感测放大器电路系统耦合,并且具有远离所述感测放大器电路系统的第二区域。预充电电路系统包含靠近所述第一区域和所述第二区域的一或多个第一均衡晶体管,并且包含靠近所述感测放大器电路系统的第二均衡晶体管。

2021-10-12

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半导体存储装置
本发明提供能够提高动作的性能和存储单元的可靠性的半导体存储装置。本发明的实施方式的半导体存储装置具备存储单元阵列(21)、控制对阱区的施加电压的CPWELL电压控制电路(37)和控制对源极线(CELSRC)的施加电压的CELSRC电压控制电路(36)。在写入数据之前,针对选择栅极线(SGS)和字线(WL),在第一定时使它们连接的晶体管导通,在第二定时施加接地电压来使晶体管关断。CELSRC电压控制电路(36)在从第一定时到第三定时之间的第四定时对源极线(CELSRC)施加第一电压,CPWELL电压控制电路(37)在从第一定时到第二定时之间的第五定时对阱区施加第一电压,在从第五定时到第二定时之间的第六定时施加接地电压。

2021-10-12

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