具体实施方式

一些实施例包含具有沿着存储器单元的列延伸的数字线的集成组件。配对数字线可以通过感测放大器电路系统相当地耦合。配对数字线可以具有与感测放大器电路系统耦合的第一端部，并且可以具有远离第一端部的第二端部。第二端部可以通过预充电电路系统彼此耦合以加速预充电操作。普通技术人员将理解，预充电操作是如下阶段：在期间将选定的数字线驱动到介于与第一存储器状态相关联的高电压和与第二存储器状态相关联的低电压之间的期望电压中间。通常，预充电操作会将选定的数字线驱动到VCC/2的电压，其中(与作为低电源状态电压的VSS相比)VCC是高电源状态电压。预充电操作通常先于对读取操作期间的存储器状态的感测和/或对写入操作期间的存储器状态的编程。

在一些应用中，可以在存储器单元下面提供感测放大器电路系统和字线驱动器电路系统。感测放大器电路系统可以在存储器单元下面的多个块(子单元)之间断开，并且类似地，字线驱动器电路系统可以在存储器单元下面的多个块(子单元)之间断开。感测放大器电路系统和字线驱动器电路系统的块(子单元)可以被认为形成拼布图案。参考图4至9描述了实例性实施例。

参考图4，集成组件10包含基底12、在基底上方的第一叠层14和在第一叠层上方的第二叠层16。结构12、14和16彼此垂直堆叠。基底12、第一叠层14和第二叠层16可以被认为是彼此堆叠的层级的实例。层级可以在不同的半导体管芯内，或者两个层级中的至少两个可以在同一半导体管芯内。

第一叠层14和第二叠层16分别具有存储器区域18和22。第一存储器阵列和第二存储器阵列(类似于图3的阵列1和阵列2)由第一叠层14和第二叠层16支撑，其中存储器阵列中的每一个具有沿着第一(下部)叠层14的第一部分和沿着第二(上部)叠层16的第二部分。第一存储器阵列包含第一存储器单元20a，并且第二存储器阵列包含第二存储器单元20b。存储器单元被示意性地示出为圆圈。第一存储器阵列和第二存储器阵列可以包括任何合适数量的存储器单元，并且在一些实施例中可以包括数百、数千、数百万个等存储器单元。存储器单元可以是DRAM单元，并且在一些实施例中，可以以在上文参考现有技术图1至3描述的类型的布置来配置(即，阵列1和阵列2可以是DRAM阵列)。

在一些实施例中，第一叠层14和第二叠层16可以分别称为第一存储器叠层和第二存储器叠层。

基底12可以包括半导体材料；并且可以例如包括单晶硅、基本上由其组成或由其组成。基底12可以称为半导体衬底。术语“半导电衬底”意指包括半导体材料的任何构造，该半导体材料包含但不限于诸如半导电晶片(单独地或以包括其它材料的组件的方式)的块状半导电材料以及半导电材料层(单独地或以包括其它材料的组件的方式)。术语“衬底”是指任何支撑结构，包含但不限于上文描述的半导体衬底。在一些应用中，基底12可以对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可以包含例如难熔金属材料、阻隔性材料、扩散材料、绝缘体材料等中的一或多种。叠层14和16中的每一个也可以包括半导体材料。

在所示实施例中，基底12包括感测放大器电路系统(SA)和字线驱动器电路系统(WD)。

感测放大器电路系统包含被标记为“SA-E”以将其识别为与电路的“偶数”部分相关联的区域，以及被标记为“SA-O”以将其识别为与电路的“奇数”部分相关联的区域。术语“偶数”和“奇数”是任意的，并且用于彼此区分不同的感测放大器电路系统。所示配置具有彼此配对并且被分布为结构(块)24的感测放大器电路系统SA-O和SA-E。

字线驱动器电路系统(即，行驱动器电路系统)包含被标记为SWD-L的区域31和被标记为SWD-U的区域33。首字母缩写SWD代表子字线驱动器，并且用于强调部件SWD-L和SWD-U是通用字线驱动器电路系统的部分。在与下部叠层14相关联的存储器单元的操作期间利用字线驱动器电路系统SWD-L，并且在与上部叠层16相关联的存储器单元的操作期间利用字线驱动器电路系统SWD-U。

所示配置具有彼此配对并且被分布为结构(块)30的字线驱动器电路系统SWD-L和SWD-U。

块24和30可以被认为形成贴片区域。贴片区域可以一起被认为沿着基底12形成电路子单元的拼布布置。

第一数字线D0、D1和D2与第一存储器阵列(阵列1)相关联。第一数字线D0、D1和D2沿着第一存储器阵列(阵列1)延伸，并且与第一存储器阵列的第一存储器单元20a耦合。位线D0、D1和D2彼此横向地间隔开，并且可以表示延伸跨过第一存储器阵列的大量基本相同的位线。术语“基本上相同的”意味着在合理的制造和测量公差范围内是相同的。第一数字线在偶数第一数字线与奇数第一数字线之间交替，其中数字线D0和D2表示偶数第一数字线，并且数字线D1表示奇数第一数字线。偶数第一数字线(例如，D0)与第一感测放大器电路系统26(即，SA-E)耦合，并且奇数第一数字线(例如，D1)与第二感测放大器电路系统28(即，SA-O)耦合。第一数字线D0、D1和D2具有沿着第一叠层14的第一部分，并且具有沿着第二叠层16的第二部分。

第二数字线D0*、D1*和D2*与第二存储器阵列(阵列2)相关联。第二数字线D0*、D1*和D2*沿着第二存储器阵列延伸并且与第二存储器阵列(阵列2)的第二存储器单元20b耦合。位线D0*、D1*和D2*彼此横向地间隔开，并且可以表示延伸跨过第二存储器阵列的大量基本相同的位线。第二数字线在偶数第二数字线与奇数第二数字线之间交替，其中数字线D0*和D2*表示偶数第二数字线，并且数字线D1*表示奇数第二数字线。偶数第二数字线(例如，D0*)与第一感测放大器电路系统26(即，SA-E)耦合，并且奇数第二数字线(例如，D1*)与第二感测放大器电路系统28(SA-O)耦合。第二数字线D0*、D1*和D2*具有沿着第一叠层14的第一部分，并且具有沿着第二叠层16的第二部分。

偶数第一数字线D0和D2通过第一感测放大器电路系统26(SA-E)与偶数第二数字线D0*和D2*相当地耦合；并且奇数第一数字线D1通过第二感测放大器电路系统28(SA-O)与奇数第二数字线D1*相当地耦合。为了理解本公开和随后的权利要求的目的，如果感测放大器电路系统被配置为将第一数字线和第二数字线的电特性(例如，电压)彼此进行比较，则第一数字线通过感测放大器电路系统与第二数字线“相当地耦合”。图8和9(下面讨论)示出了实例性感测放大器电路系统，并且示出了实例性应用，其中数字线通过实例性感测放大器电路系统相当地耦合。

通过感测放大器电路系统彼此相当地耦合的两个数字线可以被认为是彼此互补的。例如，数字线D0和D0*彼此互补，数字线D1和D1*也互补。在一些实施例中，互补数字线可以被认为形成互补数字线对。因此，可以将数字线D0和D0*视为形成第一互补对，并且可以将数字线D1和D1*视为形成第二互补对。

在图4的所示实施例中，数字线D0、D0*、D1、D1*、D2和D2*全部都相对于第一感测放大器电路系统SA-E和第二感测放大器电路系统SA-0垂直移位。而且，数字线D0、D0*、D1、D1*、D2和D2*全部都相对于彼此横向移位。

仍然参考图4，字线32沿着第一存储器阵列和第二存储器阵列(阵列1和阵列2)延伸。

第一存储器阵列(阵列1)内的第一存储器单元20a中的每一个由沿着第一存储器阵列延伸的数字线中的一个(例如，数字线D0、D1和D2中的一个)以及字线32中的一个唯一地寻址。类似地，第二存储器阵列(阵列2)内的存储器单元20b中的每一个由沿着第二存储器阵列延伸的数字线中的一个(例如，数字线D0*、D1*和D2*中的一个)以及字线32中的一个唯一地寻址。在一些实施例中，沿着第一存储器阵列(阵列1)的数字线可以被称为第一数字线集合，并且沿着第二存储器(阵列2)的数字线可以被称为第二数字线集合。

图4的配置的优点在于，所有感测放大器电路系统和所有字线驱动器电路系统都设置在存储器阵列(阵列1和阵列2)的正下方，这可以实现跨半导体衬底的存储器阵列的致密包装；或者换句话讲，与其中感测放大器电路系统中的至少一些和/或字线驱动器电路系统中的至少一些不位于存储器阵列的正下方的常规配置相比，这可以节省宝贵的半导体空间。存储器阵列(阵列1和阵列2)的区域的垂直堆叠可以进一步节省宝贵的半导体空间。

图5示出了图4的集成组件10的区域，并且示意性示出了一对互补的数字线DL和DL*。此互补对可以对应于图4的配对数字线中的任一个；诸如，例如，数字线DL0和DL0*、数字线DL1和DL1*等。

数字线DL和DL*通过感测放大器电路系统(SA)相当地彼此耦合。感测放大器电路系统被示出为沿着基底12，并且数字线DL和DL*被示出为具有沿着第一叠层14和第二叠层16的区域。数字线DL可以被认为是与第一存储器阵列(阵列1)相关联的第一数字线，并且数字线DL*可以被认为是与第二存储器阵列(阵列2)相关联的第二数字线。

数字线DL可以被认为具有靠近感测放大器电路系统的第一端部区域(或第一区域)34，并且具有远离感测放大器电路系统的第二端部区域(或第二区域)36。类似地，数字线DL*可以被认为具有靠近感测放大器电路系统的第一端部区域(或第一区域)38，并且具有远离感测放大器电路系统的第二端部区域(或第二区域)40。在一些实施例中，区域34、36、38和40可以分别被称为第一端部区域、第二端部区域、第三端部区域和第四端部区域。在一些实施例中，区域36和40可以分别被称为第一区域和第二区域；此类第一区域和第二区域分别与第一数字线DL和第二数字线DL*相关联。

远侧区域36和40彼此间隔开中间间隙42。图5的配置的优点在于，互补阵列数字线DL和DL*沿着叠层14和16缠绕，使得远端部36和40被配置为彼此靠近。一些实施例利用远端部36和40的接近性，以使得在预充电操作期间实现此类端部的耦合，由此与其中端部36和40不彼此耦合的类似操作相比，加快了预充电操作。

图6示出了其中远端部36和40可以在预充电操作期间选择性地彼此耦合的实施例。具体地，分流器44跨过间隙42设置并且分别通过晶体管46和48门控地耦合到远端部36和40。当在本文中利用术语“门控地耦合”时，这可以指代晶体管的源极/漏极区域的受控耦合/去耦，这可能由与晶体管相关联的栅极的电激活/停用而引起。晶体管46可以被称为第一晶体管，并且晶体管48可以被称为第二晶体管。

在一些应用中，分流器44可以从间隙42偏移适当的距离，以为晶体管46和48提供空间。

第一晶体管46包含一对源极/漏极区域50和52，并且包含栅极54。栅极54靠近源极/漏极区域50和52之间的沟道区域(未标记)。

第二晶体管48包含一对源极/漏极区域56和58，并且包含栅极60。栅极60靠近源极/漏极区域56和58之间的沟道区域(未标记)。

源极/漏极区域50和52可以被称为晶体管46的第一源极/漏极区域和第二源极/漏极区域，并且类似地，源极/漏极区域56和58可以被称为晶体管48的第一源极/漏极区域和第二源极/漏极区域。替代地，源极/漏极区域50、52、56和58可以分别被称为第一源极/漏极区域、第二源极/漏极区域、第三源极/漏极区域和第四源极/漏极区域。

晶体管栅极54和60与电路系统62电耦合。电路系统62可以包含均衡电路系统，并且可以是预充电电路系统的一部分，因此被称为EQ/预充电。下面参考图8和9描述关于电路系统62的附加实例性细节。

在操作中，电路系统62可以用于激活晶体管栅极54和60，由此在预充电操作期间通过分流器44将远端部36和40彼此耦合。随后，电路系统62可以用于停用晶体管栅极54和60，由此在预充电操作完成之后使远端部36和40彼此去耦。

晶体管46和48可以被认为是设置在远端区域36和40附近的均衡晶体管的实例。

分流器44与晶体管46和48一起可以被认为是在预充电操作期间可以选择性地将区域36和40彼此耦合的电配置的实例。

图7提供了组件10内的数字线DL和DL*以及分流器44的实例性布置的更详细视图。实例性存储器单元20a和20b被示出为沿着与叠层14和16相对应的海拔高度(仅标记了存储器单元中的一些)。由数字线DL和字线32唯一地寻址阵列1的存储器单元20a中的每一个。类似地，由数字线DL*和字线32唯一地寻址阵列2的存储器单元20b中的每一个。数字线DL和DL*通过感测放大器电路系统(SA)相当地彼此耦合。

存储器单元20a可以被认为是与第一数字线DL相关联的第一系列的存储器单元，并且存储器单元20b可以被认为是与第二数字线DL*相关联的第二系列的存储器单元。存储器单元20a中的一些沿着第一叠层14，并且其它存储器单元沿着第二叠层16。类似地，存储器单元20b中的一些沿着第一叠层14，并且其它存储器单元沿着第二叠层16。

所示实施例包含字线驱动器电路系统(SWD-U和SWD-L)。字线驱动器电路系统可以由基底12支撑，并且可以在第一叠层14和第二叠层16下面，如上面相对于图4的配置所描述的。电路系统SWD-L可以被认为对应于字线驱动器电路系统的第一单元，并且被示出为与仅沿着第一叠层(下部叠层)14的存储器单元20a和20b耦合。电路系统SWD-U可以被认为对应于字线驱动器电路系统的第二单元，并且被示出为与仅沿着第二叠层(上部叠层)16的存储器单元20a和20b耦合。

在图7A中以放大视图示出了实例性存储器单元20，以简化存储器单元的部件的标记。存储器单元20包含与电容器C耦合的晶体管T。晶体管T包括半导体材料72的垂直延伸的柱70。半导体材料72可以包括任何合适的成分；并且在一些实施例中，可以包括硅、锗、III/V族半导体材料(例如，磷化镓)、半导体氧化物等中的一或多种，基本上由其组成或者由其组成；术语III/V族半导体材料指代包括选自元素周期表的III和V族的元素的半导体材料(其中III和V族是旧命名法，并且现在称为13和15族)。

栅极电介质材料(绝缘材料)74沿着柱70的侧壁，并且导电栅极材料76沿着栅极电介质材料。

栅极电介质材料74可以包括任何合适的成分；并且在一些实施例中可以包括二氧化硅、基本上由其组成或由其组成。

导电栅极材料76可以包括任何合适的导电成分；诸如，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)中的一或多种、含金属的成分(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)。

导电栅极材料76形成晶体管T的晶体管栅极。晶体管包含在柱70的上部区域内的第一源极/漏极区域86、在柱70的下部区域内的第二源极/漏极区域88以及在第一源极/漏极区域86和第二源极/漏极区域88之间的沟道区域90。在操作中，由栅极材料76内的电压(即，沿着与栅极材料76耦合的字线32的电压)产生的电场可以通过沟道区域90将源极/漏极区域86和88彼此门控地耦合。当在本文中利用术语“门控地耦合”时，这可以指代晶体管的源极/漏极区域的受控耦合/去耦，这可能由晶体管的栅极的电激活/停用而引起。

电容器C包括第一导电节点78、第二导电节点80以及在第一导电节点与第二导电节点之间的绝缘材料(电容器电介质材料)82。

第一导电节点78和第二导电节点80可以包括任何合适的导电成分；诸如，例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)中的一或多种、含金属的成分(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)。第一导电节点和第二导电节点可以包括彼此相同的成分，或者可以包括相对于彼此不同的成分。

绝缘材料82可以包括任何合适的成分；并且在一些实施例中，可以包括二氧化硅、基本上由其组成或由其组成。

在所示实施例中，下导电节点78被配置为向上开口的容器。在其它实施例中，下部导电节点可以具有另一合适的形状。

下部导电节点78可以被称为存储节点，并且上部导电节点80可以被称为板电极。在一些实施例中，板电极可以全部彼此耦合。

电容器C是与晶体管T耦合的实例性存储元件。在其它实施例中，可以利用其它合适的存储元件代替电容器C。合适的存储元件可以是具有至少两个可检测状态的装置；并且在一些实施例中，合适的存储元件可以是例如电阻存储器装置、导电桥接装置、相变存储器(PCM)装置、可编程金属化单元(PMC)等。

图7的数字线DL和DL*包括导电材料64。此导电材料可以包括任何合适的导电成分；诸如，例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)中的一或多种、含金属的成分(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)。

数字线DL包含上面参考图6描述的第一端部区域34和第二端部区域36，并且类似地，数字线DL*包含上面参考图6描述的第一端部区域38和第二端部区域40。端部区域36和40远离感测放大器电路系统(SA)。

端部区域36和40彼此间隔开间隙42。

分流器44被示出为是从间隙42垂直偏移的导电结构。分流器44包括导电材料84。导电材料84可以包括任何合适的导电成分；诸如，例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)中的一或多种、含金属的成分(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)。在一些实施例中，导电材料84可以与数字线的导电材料64具有相同的成分，并且在其它实施例中，导电材料84可以相对于数字线的导电材料具有不同的成分。

分流器44可以具有任何合适的配置。在图7的所示实施例中，分流器是线性结构(例如，导线)，其延伸穿过间隙42并且与端部区域36和40的各部分重叠。

分流器44通过第一系列的晶体管46门控地耦合到数字线DL的端部区域36，并且通过第二系列的晶体管48门控地耦合到第二数字线DL*的端部区域40。第一系列的晶体管被示出为包括两个晶体管，并且第二系列的晶体管被示出为包括两个晶体管。通常，第一系列的晶体管可以包括晶体管46中的一或多个，并且第二系列的晶体管可以包括晶体管48中的一或多个。第一系列和第二系列可以包括彼此相同数量的晶体管(即，相等数量的晶体管)，或者可以相对于彼此包括不同数量的晶体管。在替代实施例中，包括分流器44以及多个晶体管46和48的配置可以简化为单个晶体管，如下面参考图9更详细地描述的。

仍然参考图7，晶体管46和48被配置为与图7A的晶体管T(即，与存储器单元20相关联的晶体管)相同。因此，晶体管46和48可以与和存储器单元20a和20b相关联的晶体管同时制造，并且利用相同的工艺步骤和材料。晶体管46中的每一个包括源极/漏极区域50和52以及栅极54；并且晶体管48中的每一个包括源极/漏极区域56和58以及栅极60。

晶体管46和48的栅极54和60与上面参考图6描述的均衡/预充电电路系统(EQ/预充电电路系统)62耦合。而且，在图7的所示实施例中，EQ/预充电电路系统62与感测放大器电路系统(SA)耦合。

注意，电容器68在晶体管46和48上方，并且可以与此类晶体管的上部源极/漏极区域52和58电耦合。电容器68与上面参考图7A描述的电容器C相同，并且可以与用于形成存储器单元的电容器相同的处理来形成。可以简单地形成电容器68，这是因为与在分流器44上方不形成此类电容器相比，在存储器单元20a和20b的电容器的制造期间更容易形成电容器68。电容器68相对于图7的组件的最终操作可能是无关紧要的。如果发现电容器68有问题，则可以通过适当的处理将其省略。替代地，可能存在发现电容器68有益的应用。在所示实施例中，电容器68的向上开口的底部电极78在分流器44上方，并且可以通过在垂直柱70的上部处的重掺杂源极/漏极区域52和58电耦合到此分流器。

在一些实施例中，分流器44可以包括常规的存储器单元20a、20b的现有导电材料，它们被合并在一起，因此分流器可以容易地并入当前架构中，而无需增加附加的导电材料和复杂的图案化方法。例如，分流器44可以包括合并在一起的电容器68的下部电极，可以包括合并在一起的柱70的区域，等等。

图7的感测放大器电路系统和均衡/预充电电路系统可以包括任何合适的配置。在图8中示意性地示出了实例性配置200。实例性配置200包含感测放大器电路系统204和预充电电路系统202。

感测放大器电路系统204包含p感测放大器100(包括一对交叉耦合的上拉晶体管102和104)，并且包含n感测放大器106(包括一对交叉耦合的下拉晶体管108和110)。p感测放大器100与有源上拉电路系统(被标记为ACT)耦合，并且n感测放大器106与公共节点(被标记为RNL)耦合。所示感测放大器SA与数字线DL和DL*耦合，或者换句话说，数字线DL和DL*通过所示感测放大器电路系统彼此相当地耦合。在操作中，放大器100和106可以一起用于检测DL和DL*的相对信号电压，并且将较高的信号电压驱动到VCC，同时将较低的信号电压驱动到接地。而且，与感测放大器(被标记为I/O)相关联的输入和输出可以用于导出关于DL和DL*的相对信号电压的数据，和/或用于对沿着DL和DL*中的一个或两个的存储器单元进行编程。

预充电电路系统202包含与数字线DL和DL*的远端部36和40相邻的晶体管46和48。晶体管46和48可以被认为是预充电电路系统202内的第一均衡晶体管的实例，此类第一均衡晶体管被配置为在预充电操作期间将数字线DL和DL*的远端部36和40选择性地彼此耦合。

预充电电路系统202还包含靠近感测放大器电路系统204的多个第二均衡晶体管92、94和96。

均衡源电压(EQ源)206与均衡晶体管46、48、92、94和96的栅极电耦合。均衡源电压206可以是激活晶体管46、48、92、94和96的栅极的任何合适的电压；并且在一些实施例中，其可以是约VCC的电压。在一些实施例中，均衡源电压206可以被认为是与晶体管46和48的栅极54和60耦合(即，与第一均衡晶体管的栅极耦合)并且还与晶体管92、94和96的栅极耦合(即，与第二均衡晶体管的栅极耦合)的均衡电路系统的实例。

预充电源电压(预充电源)208与晶体管92和94的共享源极/漏极区域95耦合。预充电源电压208对应于在预充电操作期间施加到数字线DL和DL*的电压，并且在一些实施例中可以对应于约VCC/2的电压。第二均衡晶体管92和94可以被认为被配置为将第一数字线DL和第二数字线DL*门控地耦合到预充电源电压208。

在一些实施例中，晶体管92和94可以被认为是将第一数字线DL和第二数字线DL*与预充电电压源208耦合的第三晶体管和第四晶体管。在一些实施例中，第三晶体管92可以被认为包括源极/漏极区域91和93，并且第四晶体管94可以被认为包括源极/漏极区域97和99。源极/漏极区域93和97彼此重叠，并且对应于共享的源极/漏极区域95。源极/漏极区域91、93、97和99可以分别被称为第五源极/漏极区域、第六源极/漏极区域、第七源极/漏极区域和第八源极/漏极区域，以将它们与和晶体管46和48相关联的第一源极/漏极区域50、第二源极/漏极区域52、第三源极/漏极区域56和第四源极/漏极区域58区分开。

图8的配置包含靠近数字线DL和DL*的区域36和40的电分流器44，并且包含第一晶体管46和第二晶体管48，其将电分流器门控地耦合到数字线DL和DL*的区域36和40。因此，图8的配置可以被认为示出了一对第一均衡晶体管(此对包含晶体管46和晶体管48)。如上面参考图7所描述的，其它实施例可以包含沿着数字线DL的区域36的晶体管46中的多于一个的晶体管，和/或可以包含沿着数字线DL*的区域40的晶体管48中的多于一个的晶体管。

在一些实施例中，分流器44以及第一均衡晶体管46和48可以用单个均衡晶体管代替，如图9所示。具体地，图9示出了类似于图8的配置200但是包括单个晶体管120来代替分流器44以及晶体管46和48的配置200a。晶体管120包括与数字线DL的端部36耦合的第一源极/漏极区域122，并且包括与数字线DL*的端部40耦合的第二源极/漏极区域124。晶体管120还包括栅极126，其中此栅极耦合到均衡源电压206。如上面参考图8所讨论的，在一些实施例中，均衡源电压206可以被认为是均衡电路的区域。

尽管本文描述的实施例指示在基底12上方有两个存储器叠层(14、16)，但是应当理解，在其它实施例中，在基底上方可以有多于两个的存储器叠层。

上面讨论的组件和结构可以在集成电路内利用(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；并且可以并入电子系统中。此类电子系统可以用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块和专用模块中，并且可以包含多层、多芯片模块。电子系统可以是多种系统中的任何一种，诸如，例如相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明装置、交通工具、时钟、电视机、手机、个人计算机、汽车、工业控制系统、航空器等。

除非另有说明，否则本文描述的各种材料、物质、成分等可以通过任何合适的方法来形成，该方法现在已知或尚待开发，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。

术语“电介质”和“绝缘”可以用于描述具有绝缘电性质的材料。在本公开中，该术语被认为是同义词。在一些情况下，术语“电介质”的利用以及在其它情况下术语“绝缘”(或“电绝缘”)的利用可以提供本公开中的语言变化，以简化以下权利要求中的前提基础，并且并非用于指示任何显著的化学或电气差异。

术语“电连接”和“电耦合”都可以在本公开中利用。该术语被认为是同义词。在一些情况下一个术语的利用以及在其它情况下另一个术语的利用可以在本公开中提供语言变化，以简化以下权利要求中的前提基础。术语“耦合(couple、coupling、coupled)等”可以指代电连接。

附图中的各个实施例的特定定向仅用于说明目的，并且在一些应用中，该实施例可以相对于所示定向旋转。本文提供的描述以及以下权利要求涉及具有各种特征之间的所描述关系的任何结构，而不管该结构是处于附图的特定定向还是相对于这种定向旋转。

除非另外指示，否则附图的截面视图仅示出了截面平面内的特征，而没有示出截面平面后面的材料，以便简化附图。

当结构称为在另一种结构“上面”、与另一种结构“相邻”或“抵靠在”另一种结构上面时，它可以直接在另一种结构上面，或者也可以存在中间结构。相反，当结构称为“直接在”另一种结构上面、与另一种结构“直接相邻”或“直接抵靠在”另一种结构上面时，不存在中间结构。术语“在……正下方”、“在……正上方”等并不指示直接物理接触(除非另有明确说明)，而是指示直立对齐。

结构(例如，层、材料等)可以称为“垂直地延伸”以指示结构通常从下面基底(例如，衬底)向上延伸。垂直延伸结构可以相对于基底的上表面基本正交地延伸，或者可以不正交地延伸。

根据法规，已经以关于结构和方法特征或多或少特定的语言描述了本文公开的主题。然而，应当理解，权利要求不限于所示出和描述的特定特征，因为本文公开的装置包括实例性实施例。因此，权利要求应按字面意义提供全部范围，并且应根据等同原则适当解释。