具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

本发明中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本发明实施例中所有方向性指示（诸如上、下、左、右、前、后……）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排它的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

请参见图1，为本申请基于SEDRAM的堆叠式器件的一实施例的结构示意图。本申请的堆叠式器件100包括：末级缓存组件120。末级缓存组件120包括控制组件121以及存储器组件122。其中，控制组件121包括第三键合引出区域123，存储器组件122包括第四键合引出区域124。第三键合引出区域123以及第四键合引出区域124之间形成三维异质键合结构，以将控制组件121与存储器组件122键合连接。

本实施例中，利用三维异质键合的方式将控制组件121与存储器组件122混合键合(Hybrid Bonding)集成，堆叠芯片中的构成组件被层叠设计和封装在同一个堆叠芯片内，无需现有技术中管脚（管脚，又称Pin，就是从集成电路(芯片)内部电路引出与外围电路的接线，所有的管脚就构成了这块芯片的接口。引线末端的一段，通过软钎焊使这一段与印制板上的焊盘共同形成焊点----以上摘录自百度百科“管脚”）互连电路/技术所提供的驱动、外部电平升压（输出时）、外部电平降压（输入时）、三态控制器、静电防护ESD和浪涌保护电路等功能，不用通过管脚互连技术的IO接口和/或IO电路互连，而直接建立两个芯片组件内部金属层的跨组件高密度金属层互连，互连的物理及电气参数遵循半导体制程工艺特征，与芯片组件内互连相似，三维异质集成的互连密度和速度，较管脚互连技术极大提高，接近芯片组件内部互连，因此能够实现堆叠芯片的高带宽、低功耗。具体的，通过三维异质集成，使得控制组件121与存储器组件122的互连数量（存储访问带宽）较管脚互连提高2~4个数量级。能够实现控制组件121与存储器组件122的直接金属层互连，不经过较管脚互连，使得互连距离更近，互连分布参数更低（尤其是互连线对参考地分布电容更低），存储访问的功耗开销显著降低。形成控制组件121与存储器组件122的大带宽近存存储访问架构，并充分结合发挥储器组件122存储容量较现有末级缓存跨数量级提高的关键优势。

请参见图2，堆叠式器件还包括：处理器组件110。其中，处理器组件110包括第一键合引出区域111；控制组件121远离存储器组件122的一侧包括第二键合引出区域112，第一键合引出区域111以及第二键合引出区域112之间形成三维异质键合结构，通过三维异质键合结构将末级缓存组件120与处理器组件110键合连接。其中，处理器组件110可以为CPU（中央处理器）、GPU（图形处理器）或DSP（数字信号处理器）等。

本实施例中，利用三维异质键合的方式将末级缓存组件120与处理器组件110混合键合(Hybrid Bonding)集成，堆叠芯片中的构成组件被层叠设计和封装在同一个堆叠芯片内，无需现有技术中管脚互连电路/技术所提供的驱动、外部电平升压（输出时）、外部电平降压（输入时）、三态控制器、静电防护ESD和浪涌保护电路等功能，不用通过管脚互连技术的IO接口和/或IO电路互连，而直接建立两个芯片组件内部金属层的跨组件高密度金属层互连，互连的物理及电气参数遵循半导体制程工艺特征，与芯片组件内互连相似，三维异质集成的互连密度和速度，较管脚互连技术极大提高，接近芯片组件内部互连，因此能够实现堆叠芯片的高带宽、低功耗。具体的，通过三维异质集成，使得末级缓存组件120与处理器组件110的互连数量（存储访问带宽）较管脚互连提高2~4个数量级。实现末级缓存组件120与处理器组件110的直接金属层互连，不经过较管脚互连，使得互连距离更近，互连分布参数更低（尤其是互连线对参考地分布电容更低），存储访问的功耗开销显著降低。形成末级缓存组件120与处理器组件110的近存存储访问架构。在另一实施例中，也可以将末级缓存组件120和处理器组件110，通过基于中介层（interposer）基板（substrate）的2D封装或2.5D封装进行集成，以降低先进封装工艺的生产成本。

如图3a-图3e所示，其为控制组件121与存储器组件122三维异质集成键合的制备方法的流程示意图。具体的，如图3a所示，其中，控制组件121可以为铜金属工艺芯片，存储器组件122可以包含至少一个铜和/或铝等金属工艺芯片，将这些芯片通过三维异质集成的整体，视为控制组件121。其中，控制组件121包括衬底13以及内部金属层14，存储器组件122包括远离三维异质集成互连层的衬底23以及接近远离三维异质集成互连层的内部金属层24。下一步，如图3b所示，在控制组件121上结合后道工序(BEOL)，设计和制造与内部金属层14连接的第三键合引出区域123。在存储器组件122上结合后道工序，设计和制造与第三键合引出区域123位置对应，且与内部金属层24连接的第四键合引出区域124。下一步，如图3c所示，控制组件121进行翻转，通过混合键合，使得第三键合引出区域123与第四键合引出区域124对准并贴合，实现控制组件121与存储器组件122三维异质集成互连。在一实施例中，混合键合是一种低温键合（即建立金属互连/焊接的过程）工艺，平整化第三键合引出区域123和第四键合引出区域124，通过水膜贴合两个组件，并对齐所有高密度平整化的键合点，在显著低于金属层熔点的温度驱动下，水分子挥发和/或蒸发和/或升华，所有键合点之间建立分子间作用力（范德华力），实现键合。

如图3c所示，在实现控制组件121与存储器组件122三维异质集成互连之后，可以进一步将控制组件121的衬底13和/或存储器组件122的衬底23进行减薄。进一步的，若有其它需要，还可以再减薄后的衬底位置处建立新的三维异质集成互连结构，实现更多组件层叠互连集成，或实现堆叠式器件的外部信号引出。在另一实施例中，还可以通过TSV（硅通孔）工艺贯穿减薄衬底和有源层（也叫晶圆层，泛指芯片内的生长晶体管（器件）的层），并建立晶粒内部金属层，到衬底外侧的金属互连，结合后道工序，建立新的三维异质集成的键合引出区域，实现更多组件层叠互连集成的堆叠式器件。在另一实施例中，还可以通过TSV（硅通孔）工艺贯穿减薄衬底和有源层（也叫晶圆层，泛指芯片内的生长晶体管（器件）的层），并建立晶粒内部金属层，到衬底外侧的金属互连，结合后道工序，将器件内的外部引出信号，互连至堆叠式器件的最外层界面（邦定界面、PAD/Bump引出界面），如RDL:(Redistribution Layer)，实现堆叠式器件外部引出信号到Bump或bonding pad（焊盘）的对外管脚引出。

需要说明的是，处理器组件110与末级缓存组件120之间通过第一键合引出区域以及第二键合引出区域三维异质集成互连的方式与控制组件121以及存储器组件122相同，具体在此不再赘述。

请参见图3d，本实施例中，存储器组件122包括两层SEDRAM，分别为SEDRAM1和SEDRAM2，其中，SEDRAM1和SEDRAM2之间通过三维异质集成结构互连，SEDRAM1与控制组件121之间通过三维异质集成结构互连。

具体的，如图3d所示，SEDRAM1的内部信号A通过三维异质集成互连结构A1连接到SEDRAM2的器件层B，SEDRAM2的器件层B通过内部金属层/孔B1连接到SEDRAM2的内部金属层C，SEDRAM2的内部信号C通过三维异质集成互连结构C1连接到控制组件121的内部金属层D准备对外引出，对外引出信号D通过内部金属层/孔D1连接到金属层57。具体的，减薄金属层57外侧的衬底，通过TSV贯穿减薄衬底，将金属层57与在金属层57的表面制备连接结构58互连，该连接结构58位于集成芯片的最外层界面（邦定界面、PAD/Bump引出界面），如RDL:(Redistribution Layer)，实现器件内外接信号到Bump或bonding pad（焊盘）的对外引出，实现集成芯片内层叠晶粒中的任意金属层内部信号对外引出至最外层界面的外部引脚（PAD/Bump）。需要说明的是，通过TSV，贯穿减薄衬底和有源层建立内部金属层的对外连接时，需要避开有源层中的有效电路。

需要说明的是，A1、B1、C1、D1可以为导电连接孔。

在一实施例中，处理器组件110还可以通过连接结构58实现与末级缓存组件120的连接。具体的，利用连接结构58通过基于中介层（interposer）基板（substrate）的2D封装或2.5D封装进行集成，以降低先进封装工艺的生产成本。相对于通过第一键合引出区域111以及第二键合引出区域112进行连接，容易分别对处理器组件110和末级缓存组件120进行功能测试和筛选，增加了产品良率。

进一步的，在一实施例中，如图3e所示，控制组件121的器件层D上还可以设置功能电路60。根据图3d所述，SEDRAM1的内部信号A，和/或，SEDRAM1的内部信号B，通过三维异质集成，跨层次互连到控制组件121的内部金属层D，并互连控制组件121中的功能电路60；功能电路60输出对外引出信号D0，通过内部金属层/孔D1连接到金属层57，进而图3d所述实现对外引出。在一具体实施例中，功能电路60可以为电平转换模块或IO电路，用于在处理器组件110与末级缓存组件120的集成。

本实施例中，处理器组件110和/或末级缓存组件120可以为晶圆（wafer）和/或晶粒（chip or die）的形态。或者，控制组件121和/或存储器组件122可以为晶圆（wafer）和/或晶粒（chip or die）的形态。三维异质集成互连，是直接建立在晶圆和/或晶粒间的金属连接，其物理及电气参数遵循半导体制程工艺特征，非常接近晶圆/晶粒内金属层互连，较现有管脚互连技术，互连密度（带宽）极大提升，互连功耗降低。其中，晶圆是指制作硅半导体电路所用的硅晶片，芯片或晶粒是指将上述制作有半导体电路的晶圆进行分割后的硅晶片。

请结合图4，为图2所述的基于SEDRAM的堆叠式器件的第一实施例的结构示意图。具体的，处理器组件110包括至少一个核心模块113。如图4所示，一个处理器组件110中包含有N个核心模块113，分别为核心模块1至核心模块N。在一具体实施例中，核心模块113通常至少为2~128个。

具体的，核心模块113包括：处理核心单元以及缓存单元114，所述处理核心单元连接缓存单元114，以对缓存单元114进行存储和访问。具体的，缓存单元114包括：第一缓存单元。在另一实施例中，缓存单元114包括第一缓存单元和第二缓存单元。本申请以缓存单元114包括第一缓存单元和第二缓存单元为例进行说明。

具体的，处理核心单元连接第一缓存单元，第一缓存单元连接第二缓存单元。

在一具体实施例中，处理核心单元可以为CPU、GPU（Graphics Processing Unit，图形处理器）、DSP（digital signal processing，数字信号处理）中至少一种或任意组合。

具体的，本实施例中，处理核心单元在执行存储访问指令时，访问数据的具体步骤为：

步骤1：在处理核心单元发起存储访问指令时，优先访问第一缓存单元中存储的数据，找到与存储访问指令匹配的数据。

步骤2：若第一缓存单元中不存在与存储访问指令匹配的数据（没有命中数据），而第二缓存单元中存在与存储访问指令匹配的数据，则将第二缓存单元中存储的数据更新至第一缓存单元中，否则从末级缓存组件120中检索与存储访问指令匹配的数据。

步骤3：处理核心单元进一步从更新后的第一缓存单元中访问与存储访问指令匹配的数据。

本实施例中，处理核心单元发起写操作相关的存储访问指令时，步骤与上述步骤相同，只是数据流更新方向相反，不再赘述。

在一实施例中，第一缓存单元以及第二缓存单元可以为SRAM（Static Random-Access Memory，SRAM，静态随机存储器），当然也可以为其它类型的存储器，如变阻存储器（RRAM或 ReRAM）、磁阻存储器（MRAM）、铁电存储器（FeRAM）等，具体不做限定。

末级缓存（Last Level Catch，LLC）组件包括：控制组件121以及存储器组件122。其中，所述控制组件121包括第三键合引出区域123；所述存储器组件122包括第四键合引出区域124；第三键合引出区域123与所述第四键合引出区域124之间形成三维异质键合结构，以将所述控制组件121与所述存储器组件122键合连接。

在一实施例中，存储器组件122包括：一层SEDRAM（Stack Embeds DRAM，堆叠嵌入式DRAM），SEDRAM的第四键合引出区域124与所述控制组件121的所述第三键合引出区域123形成三维异质键合结构，以将所述控制组件121与一层SEDRAM键合连接。

在另一实施例中，存储器组件122包括：至少两层SEDRAM（Stack Embeds DRAM，堆叠嵌入式DRAM），靠近控制组件121的SEDRAM的所述第四键合引出区域124与所述控制组件121的所述第三键合引出区域123形成三维异质键合结构，以将所述控制组件121与靠近所述控制组件121的SEDRAM键合连接。其余相邻的所述SEDRAM的所述第四键合引出区域124之间形成三维异质键合结构，以将相邻的所述SEDRAM键合连接。

在一具体实施例中，控制组件121包括：SEDRAM控制器， SEDRAM控制器通过所述第三键合引出区域123以及所述第四键合引出区域124与所述SEDRAM连接，用于控制所述SEDRAM的存储与访问。

控制组件121还包括：末级缓存控制器，所述末级缓存控制器连接所述SEDRAM控制器，并通过所述第一键合引出区域111以及所述第二键合引出区域112连接所述第二缓存单元，通过所述SEDRAM控制器，将所述SEDRAM存储的数据至少部分更新至第二缓存单元，至少部分数据指的是，由处理核心单元发起写操作相关的存储访问指令中需要进行缓存一致性同步的数据和指令等数据。

具体的，本实施例中，处理核心单元在执行存储访问指令时，访问数据的具体步骤为：

步骤1：在处理核心单元发起存储访问指令时，优先访问第一缓存单元中存储的数据，找到与存储访问指令匹配的数据。

步骤2：若第一缓存单元中不存在与存储访问指令匹配的数据（没有命中数据），而第二缓存单元中存在与存储访问指令匹配的数据，则将第二缓存单元中存储的数据更新至第一缓存单元中。

步骤3：处理核心单元进一步从更新后的第一缓存单元中访问与存储访问指令匹配的数据。

步骤4：若第二缓存单元中不存在与存储访问指令匹配的数据（没有命中数据），末级缓存控制器通过SEDRAM控制器，尝试将SEDRAM存储的数据至少部分更新至第二缓存单元。

步骤5：将更新后的第二缓存单元中存储的数据至少部分更新至第一缓存单元中。

步骤6：处理核心单元进一步从再次从更新后的第一缓存单元中访问与存储访问指令匹配的数据。

本实施例中，处理核心单元发起写操作相关的存储访问指令时，步骤与上述步骤相同，只是数据流更新方向相反，不再赘述。

进一步的，所述控制组件121还包括：至少一个DDR控制器，用于连接DDR存储器，其中，每一所述DDR控制器用于连接一组DDR存储器，在一具体实施例中，一组DDR存储器中至少包含2至8个所述DDR存储器；在一具体实施例中，DDR存储器的形态为DDR内存条和/或DDR芯片颗粒组成的阵列。所述末级缓存控制器连接所述DDR控制器，通过所述DDR存储器将所述DDR存储器存储的数据至少部分 更新至SEDRAM和缓存单元，即将所述DDR存储器存储的数据与SEDRAM存储的至少部分数据保持一致，进而与缓存单元存储的至少部分数据保持一致。

具体的，在一实施例中，想要将DDR存储器存储的数据与SEDRAM存储的至少部分数据保持一致，进而与缓存单元存储的至少部分数据保持一致，首先末级缓存控制器通过DDR控制器以及SEDRAM控制器将DDR存储器中存储的数据至少部分更新至SEDRAM；然后末级缓存控制器控制SEDRAM控制器将SEDRAM存储的数据至少部分更新至所述第二缓存单元。

具体的，本实施例中，处理核心单元在执行存储访问指令时，访问数据的具体步骤为：

步骤1：在处理核心单元发起存储访问指令时，优先访问第一缓存单元中存储的数据，找到与存储访问指令匹配的数据。

步骤2：若第一缓存单元中不存在与存储访问指令匹配的数据（没有命中数据），而第二缓存单元中存在与存储访问指令匹配的数据，则尝试将第二缓存单元中存储的数据更新至第一缓存单元中。

步骤3：处理核心单元进一步从更新后的第一缓存单元中访问与存储访问指令匹配的数据。

步骤4：若第二缓存单元中不存在与存储访问指令匹配的数据（没有命中数据），末级缓存控制器通过SEDRAM控制器，将SEDRAM存储的数据至少部分更新至第二缓存单元。

步骤5：将更新后的第二缓存单元中存储的数据至少部分更新至第一缓存单元中。

步骤6：处理核心单元进一步从再次从更新后的第一缓存单元中访问与存储访问指令匹配的数据。

步骤7：若SEDRAM中不存在与存储访问指令匹配的数据，末级缓存控制器通过DDR控制器，将DDR存储器存储的数据至少部分更新至SEDRAM和缓存单元。具体的，首先末级缓存控制器通过DDR控制器以及SEDRAM控制器将DDR存储器中存储的与存储访问指令匹配的数据更新至SEDRAM；然后末级缓存控制器控制SEDRAM控制器将SEDRAM存储的数据至少部分（包括从DDR存储器中更新的与存储访问指令匹配的数据）更新至所述第二缓存单元。

步骤8：将更新后的第二缓存单元中存储的数据至少部分更新至第一缓存单元中。

步骤9：处理核心单元进一步从又一次更新后的第一缓存单元中访问与存储访问指令匹配的数据。

本实施例中，处理核心单元发起写操作相关的存储访问指令时，步骤与上述步骤相同，只是数据流更新方向相反，不再赘述。

本申请中，DDR控制器的数量可以为M个，具体为DDR控制器1至DDR控制器M。在一具体实施例中，DDR控制器至少包括2~16个。每一个DDR控制器可以连接一组DDR存储器，一组DDR存储器中至少包含2至8个所述DDR存储器。末级缓存控制器通过DDR控制器，将一组DDR存储器存储的数据至少部分更新至SEDRAM和缓存单元，即将所述DDR存储器存储的数据与SEDRAM存储的至少部分数据保持一致，进而与缓存单元存储的至少部分数据保持一致。具体的，首先末级缓存控制器通过DDR控制器以及SEDRAM控制器将DDR存储器中存储的数据至少部分更新至SEDRAM；然后末级缓存控制器控制SEDRAM控制器将SEDRAM存储的数据至少部分更新至所述第二缓存单元。

在一实施例中，可以不设置第二缓存单元，末级缓存控制器控制SEDRAM控制器直接与连接第一缓存单元，对应上述关于图4的技术描述中省略关于第二缓存单元的缓存一致性行为，不再赘述。

请参见图5，为图2所述的基于SEDRAM的堆叠式器件的第二实施例的结构示意图。与上述图4所示的第一实施例相比，区别在于，本实施例中，处理器组件110还包括：第三缓存单元。所述第三缓存单元连接至少部分所述核心模块113中的所述第二缓存单元。在一实施例中，可以不设置第二缓存单元，第三缓存单元连接第一缓存单元，本实施例以包括第二缓存单元为例进行说明。

本实施例中，末级缓存控制器连接所述SEDRAM控制器，并通过所述第一键合引出区域111以及所述第二键合引出区域112连接所述第三缓存单元，通过所述SEDRAM控制器，将所述SEDRAM存储的数据至少部分更新至第三缓存单元。

具体的，本实施例中，处理核心单元在执行存储访问指令时，访问数据的具体步骤为：

步骤1：在处理核心单元发起存储访问指令时，优先访问第一缓存单元中存储的数据，找到与存储访问指令匹配的数据。

步骤2：若第一缓存单元中不存在与存储访问指令匹配的数据（没有命中数据），而第二缓存单元中存在与存储访问指令匹配的数据，则将第二缓存单元中存储的数据更新至第一缓存单元中。

步骤3：处理核心单元进一步从更新后的第一缓存单元中访问与存储访问指令匹配的数据。

步骤4：若第二缓存单元中不存在与存储访问指令匹配的数据（没有命中数据），则尝试将第三缓存单元中存储的与存储访问指令匹配的数据更新至第二缓存单元，然后从第二缓存单元再更新至第一缓存单元中。

步骤5：若第三缓存单元中中仍然不存在与存储访问指令匹配的数据（没有命中数据），末级缓存控制器通过SEDRAM控制器，尝试将SEDRAM存储的与存储访问指令匹配的数据更新至第三缓存单元。

步骤6：将更新后的第三缓存单元中存储的数据至少部分更新至第二缓存单元，然后从第二缓存单元再更新至第一缓存单元中。

步骤7：处理核心单元进一步从再次从更新后的第一缓存单元中访问与存储访问指令匹配的数据。

步骤8：若SEDRAM中仍然不存在与存储访问指令匹配的数据，末级缓存控制器通过DDR控制器，将DDR存储器存储的与存储访问指令匹配的数据更新至SEDRAM和缓存单元。具体的，首先末级缓存控制器通过DDR控制器以及SEDRAM控制器将DDR存储器中存储的与存储访问指令匹配的数据更新至SEDRAM；然后末级缓存控制器控制SEDRAM控制器将SEDRAM存储的数据至少部分（包括从DDR存储器中更新的与存储访问指令匹配的数据）更新至所述第三缓存单元。

步骤9：将更新后的第三缓存单元中存储的数据至少部分更新至第二缓存单元，然后从第二缓存单元再更新至第一缓存单元中。

步骤10：处理核心单元进一步从又一次更新后的第一缓存单元中访问与存储访问指令匹配的数据。

本实施例中，处理核心单元发起写操作相关的存储访问指令时，步骤与上述步骤相同，只是数据流更新方向相反，不再赘述。

在一实施例中，可以不设置第二缓存单元，第三缓存单元直接与连接第一缓存单元，对应上述关于图5的技术描述中省略关于第二缓存单元的缓存一致性行为，不再赘述。

请参见图6，为图2所述的基于SEDRAM的基于SEDRAM的堆叠式器件的第三实施例的结构示意图。与上述图4所示的第一实施例相比，区别在于，本实施例中，末级缓存组件120还包括：第三缓存单元。所述第三缓存单元通过所述第一键合引出区域111以及所述第二键合引出区域112连接至少部分所述核心模块113中的所述第二缓存单元。

本实施例中，末级缓存控制器连接所述SEDRAM控制器，并连接所述第三缓存单元，通过所述SEDRAM控制器，将所述SEDRAM存储的数据至少部分与第三缓存单元建立同步，并将所述第三缓存单元存储的数据至少部分与第二缓存单元建立同步。在一实施例中各级缓存单元和末级缓存单元之间建立同步，可以是基于缓存一致性协议的同步。

具体的，本实施例中，处理核心单元在执行存储访问指令时，访问数据的具体步骤为：

步骤1：在处理核心单元发起存储访问指令时，优先访问第一缓存单元中存储的数据，找到与存储访问指令匹配的数据。

步骤2：若第一缓存单元中不存在与存储访问指令匹配的数据（没有命中数据），而第二缓存单元中存在与存储访问指令匹配的数据，则将第二缓存单元中存储的数据更新至第一缓存单元中。

步骤3：处理核心单元进一步从更新后的第一缓存单元中访问与存储访问指令匹配的数据。

步骤4：若第二缓存单元中不存在与存储访问指令匹配的数据（没有命中数据），则尝试将第三缓存单元中存储的与存储访问指令匹配的数据更新至第二缓存单元，然后从第二缓存单元再更新至第一缓存单元中。

步骤5：若第三缓存单元中仍然不存在与存储访问指令匹配的数据（没有命中数据），末级缓存控制器通过SEDRAM控制器，尝试将SEDRAM存储的与存储访问指令匹配的数据更新至第三缓存单元。

步骤6：将更新后的第三缓存单元中存储的数据至少部分更新至第二缓存单元，然后从第二缓存单元再更新至第一缓存单元中。

步骤7：处理核心单元进一步从再次从更新后的第一缓存单元中访问与存储访问指令匹配的数据。

步骤8：若SEDRAM中仍然不存在与存储访问指令匹配的数据，末级缓存控制器通过DDR控制器，将DDR存储器存储的数据至少部分更新至SEDRAM和缓存单元。具体的，首先末级缓存控制器通过DDR控制器以及SEDRAM控制器将DDR存储器中存储的与存储访问指令匹配的数据更新至SEDRAM；然后末级缓存控制器控制SEDRAM控制器将SEDRAM存储的数据至少部分（包括从DDR存储器中更新的与存储访问指令匹配的数据）更新至所述第三缓存单元。

步骤9：将更新后的第三缓存单元中存储的数据至少部分更新至第二缓存单元，然后从第二缓存单元再更新至第一缓存单元中。

步骤10：处理核心单元进一步从又一次更新后的第一缓存单元中访问与存储访问指令匹配的数据。

本实施例中，处理核心单元发起写操作相关的存储访问指令时，步骤与上述步骤相同，只是数据流更新方向相反，不再赘述。

在一实施例中，可以不设置第二缓存单元，第三缓存单元直接与连接第一缓存单元，对应上述关于图6的技术描述中省略关于第二缓存单元的缓存一致性行为，不再赘述。

在一实施例中，如图7所示，所述控制组件还包括：地址映射控制器。所述地址映射控制器连接所述DDR控制器以及SEDRAM控制器。所述DDR控制器、所述SEDRAM控制器以及所述地址映射控制器，将所述DDR存储器的存储地址映射到所述SEDRAM，并重组为对应高位宽存储访问的连续地址。在一实施例中，SEDRAM的位宽大于DDR的位宽，也即DDR的存储地址被重组为SEDRAM里的扩展位宽存储地址空间，实现DDR控制器与SEDRAM的缓存一致性。SEDRAM控制器与所述末级缓存控制器基于所述SEDRAM缓存一致性同步数据，将所述SEDRAM存储的数据更新至第二缓存单元或第三缓存单元。

在本实施例中，DDR存储器为内存条模组（DDR DIMM）。

具体的， SEDRAM的位宽大于所述DDR存储器的位宽。在一实施例中，假设DDR存储器的位宽为64，SEDRAM的位宽为8192。也即数据从DDR存储器到SEDRAM的位宽是64位，数据从SEDRAM到第二缓存单元以及第三缓存单元的位宽是8192位。所述DDR控制器、所述SEDRAM控制器以及所述地址映射控制器将所述DDR存储器中列方向的存储地址在所述SEDRAM中重组为行方向的新的存储地址。

参见图7，DDR存储器（DDR内存条模组）中包含8个DDR颗粒（分别为DRAM_CHIP_0至DRAM_CHIP_7）。其中，每个DDR颗粒提供8位数据存储访问位宽（即一个字节 Byte），组成DDR存储器的64位存储访问位宽。处理器组件110的存储访问地址在DDR存储器中的组织形式是以连续字节地址编码在64位存储访问位宽上顺序排列。

具体的，如图7所示，DDR存储器物理存储空间中：DDR颗粒0（DRAM_CHIP_0）中的最低地址字节位Byte_0_0，对应处理器组件110的存储访问地址/地址偏移量0x0000（十六位编码）；DDR颗粒1（DRAM_CHIP_1）中的最低地址字节位Byte_0_1，对应处理器组件110的存储访问地址/地址偏移量0x0001；DDR颗粒2中的最低地址字节位Byte_0_2，对应处理器组件的存储访问地址/地址偏移量0x0002；以此类推，DDR颗粒7（DRAM_CHIP_7）中的最低地址字节位Byte_0_7，对应处理器组件的存储访问地址/地址偏移量0x0007。进一步地，DDR颗粒0中的次低地址字节位Byte_1_0，对应处理器组件的存储访问地址/地址偏移量0x0008；DDR颗粒1中的次低地址字节位Byte_1_1，对应处理器组件的存储访问地址/地址偏移量0x0009；其后以此类推。

SEDRAM包含P+1组存储阵列组合，P为正整数，每组存储阵列组合包含1024个SEDRAM存储阵列（DRAM_Bank_X_00~ DRAM_Bank_X_1023，X为0~P之间的正整数），每个SEDRAM存储阵列提供8位数据存储访问位宽（即一个字节 Byte），组成SEDRAM的8192位存储访问位宽。处理器组件的存储访问地址在SEDRAM中的组织形式是以连续字节地址编码在8192位存储访问位宽上顺序排列。具体结构是前文所述DDR存储器上64位存储访问位宽的扩展延伸，具体参见图7。

SEDRAM作为末级缓存的物理存储空间，与DDR存储器之间进行缓存一致性同步，前者存储访问位宽8192位，与后者64位不同，必须进行地址映射，才能确保上级缓存及处理器组件的存储访问地址/地址偏移量是连续的，否则需要处理器组件110等，自行处理非连续的的存储访问地址/地址偏移量从而降低处理效率。

本实施例地址映射的目标如图7所示，SEDRAM物理存储空间中：SEDRAM存储阵列0（DRAM_Bank_0_00）中的最低地址字节位Byte_0_0，对应处理器组件110的存储访问地址/地址偏移量0x0000（对应DDR存储器物理存储空间Byte_0_0）；SEDRAM存储阵列1（DRAM_Bank_0_01）中的最低地址字节位Byte_0_1，对应处理器组件110的存储访问地址/地址偏移量0x0001（对应DDR存储器物理存储空间Byte_0_1）；以此类推，SEDRAM存储阵列7（DRAM_Bank_0_07）中的最低地址字节位Byte_0_7，对应处理器组件的存储访问地址/地址偏移量0x0007（对应DDR存储器物理存储空间Byte_0_7）。随后由于缓存一致性的两个物理存储空间位宽不同，映射关系出现了变化：SEDRAM存储阵列8（DRAM_Bank_0_08）中的最低地址字节位Byte_0_8，对应处理器组件的存储访问地址/地址偏移量0x0008（对应DDR存储器物理存储空间Byte_1_0）；以此类推，SEDRAM存储阵列15（DRAM_Bank_0_15）中的最低地址字节位Byte_0_15，对应处理器组件的存储访问地址/地址偏移量0x00010（对应DDR存储器物理存储空间Byte_1_7）；以此类推，SEDRAM存储阵列1023（DRAM_Bank_0_1023）中的最低地址字节位Byte_0_1023，对应处理器组件的存储访问地址/地址偏移量0x003FF（对应DDR存储器物理存储空间Byte_127_7）；以此类推，SEDRAM存储阵列0中的次低地址字节位Byte_1_0，对应处理器组件的存储访问地址/地址偏移量0x00400（对应DDR存储器物理存储空间Byte_128_0）；其后以此类推。

需要说明的是，上述物理地址映射关系是双向的：由处理器组件110的读操作发起并可能产生的，DDR存储器到SEDRAM的数据更新，即图7数据流箭头标记方向；或由处理器组件的写操作发起并可能产生的，SEDRAM到DDR存储器的数据更新，即图7数据流箭头标记方向的反方向。

为了实现末级缓存与DDR存储器的双向缓存一致性地址映射，本申请，提出了一实施例，如图7所示。末级缓存组件120内包括DDR控制器，用于DDR存储器的存储访问控制，包括刷新、写入、阻塞写入、读取等；地址映射控制器，用于实现SEDRAM与DDR存储器的双向缓存一致性地址映射；SEDRAM控制器,用于实现SEDRAM的存储访问控制，包括刷新、写入、阻塞写入、读取等；末级缓存控制器，用于实现缓存一致性协议，例如MESI等。末级缓存控制器还在如图4所示省略第三缓存单元或没有类似第三缓存单元的处理器组件中多核心单元的共享缓存单元时，作为处理器组件中至少部分核心模块的共享缓存。

SEDRAM控制器，通过三维异质集成界面，以高位宽互连并SEDRAM，并提供SDERAM的存储访问控制。具体行为至少包含三类：

l 在由处理器组件110的读操作发起并可能产生的，DDR存储器到SEDRAM的缓存一致性行为中，SEDRAM控制器执行末级缓存控制器发起的从DDR存储器获取数据的缓存一致性协议指令，将DDR存储器中的对应数据更新到SEDRAM中，并向更接近核心模块方向的缓存单元继续执行缓存一致性协议；

l 在由处理器组件110的读操作发起并可能产生的，末级缓存模块数据命中的缓存一致性行为中，SEDRAM控制器执行末级缓存控制器发起缓存一致性协议指令，使用SEDRAM中命中的数据，向更接近核心模块方向的缓存单元继续执行缓存一致性协议；

l 在由处理器组件110的写操作发起并可能产生的，SEDRAM到DDR存储器的缓存一致性行为中，SEDRAM控制器执行末级缓存控制器发起的向DDR存储器更新数据的缓存一致性协议指令，将对应数据更新到SEDRAM中，并通过DDR控制器，将对应数据更新到DDR存储器中。

基于SEDRAM的末级缓存的突破性贡献在于，极大扩展了末级缓存的容量和带宽。具体体现在，末级缓存的容量较现有技术的十几MB（受限于单芯片集成的良率挑战大和SRAM的面积开销大），扩展到几百MB至GB级（得益于结合先进封装的SEDRAM的集成维度扩展和DRAM的面积开销小），末级缓存容量的数量级提升，大大增加了末级缓存的命中率，加速了处理器模块到DRAM存储器的存储访问；末级缓存的访存位宽（本例为8192），较DDR存储器位宽（64）跨数量级增加。具体的，现有缓存技术中受限于DDR存储器位宽和末级缓存存储位宽，限制了处理器组件的核心单元的缓存行（Cache Line）尺寸（缓存一致性处理的数据交换位宽）；相对而言，本发明，通过充分结合三维异质集成的SEDRAM的超大带宽，跨数量级地提高了末级缓存存储位宽，因此整个处理器组件的缓存行可以随之增大，大大增加了缓存一致性处理的存储访问带宽，尤其是对于在末级缓存内命中的数据，不受限于DDR存储器的带宽，可以跨数量级提高的高带宽，更新到核心模块中，加之大容量的SEDRAM更容易达成末级缓存命中，上述命中优势和高带宽优势支撑了本发明的核心优势。

另外，本申请提出将将末级缓存组件120中的控制组件121以及存储器组件122进行三维异质集成，形成基于SEDRAM的堆叠式器件。堆叠芯片中的构成组件被层叠设计和封装在同一个堆叠芯片内，无需现有技术中管脚互连电路/技术所提供的驱动、外部电平升压（输出时）、外部电平降压（输入时）、三态控制器、静电防护ESD和浪涌保护电路等功能，不用通过管脚互连技术的IO接口和/或IO电路互连，而直接建立两个芯片组件内部金属层的跨组件高密度金属层互连，互连的物理及电气参数遵循半导体制程工艺特征，与芯片组件内互连相似，三维异质集成的互连密度和速度，较管脚互连技术极大提高，接近芯片组件内部互连，因此能够实现堆叠芯片的高带宽、低功耗。具体的，通过三维异质集成，使得控制组件121与存储器组件122的互连数量（存储访问带宽）较管脚互连提高2~4个数量级。能够实现控制组件121与存储器组件122的直接金属层互连，不经过较管脚互连，使得互连距离更近，互连分布参数更低（尤其是互连线对参考地分布电容更低），存储访问的功耗开销显著降低。形成控制组件121与存储器组件122的大带宽、大容量、低功耗的近存存储访问架构。

另外利用三维异质键合的方式将末级缓存组件120与处理器组件110混合键合(Hybrid Bonding)集成，堆叠芯片中的构成组件被层叠设计和封装在同一个堆叠芯片内，避免通过管脚互连，继承了上述三维异质集成的优势特征，并节省了传统技术中用于互连末级缓存组件120与处理器组件110的IO开销。

需要指出的是，堆叠式器件中末级缓存组件120内包含由控制组件121以及存储器组件122构成的三维异质集成结构，末级缓存组件120与处理器组件110的三维异质集成，可以在控制组件121以及存储器组件122构成的三维异质集成结构的晶圆结构基础上，使用晶圆对晶圆（wafer to wafer）的方式进行三维异质集成，以提高互连密度；也可以将控制组件121以及存储器组件122构成的三维异质集成结构的晶圆结构切割成晶粒，并进行筛选，和/或，修复后，与处理器组件110的晶圆结构，使用晶粒对晶圆（die to wafer）的方式进行三维异质集成，以改善良率；还可以将控制组件121以及存储器组件122构成的三维异质集成结构的晶圆结构，与处理器组件110切割并筛选，和/或，修复后的晶粒结构，使用晶圆对晶粒（wafer to die）的方式进行三维异质集成，以改善良率；当然，也可以将控制组件121以及存储器组件122构成的三维异质集成结构的晶圆结构切割成晶粒，并进行筛选，和/或，修复后，与处理器组件110切割并筛选，和/或，修复后的晶粒结构，使用晶粒对晶粒（die todie）的方式进行三维异质集成，以使得良率最优；上述方法，还可以改为通过基于中介层（interposer）基板（substrate）的2D封装或2.5D封装进行晶粒集成，以降低先进封装工艺的生产成本。

请参见图8，为地址映射过程的示意图。以DDR存储器到SEDRAM的缓存一致性行为为例说明地址映射控制器的结构和映射过程：DDR控制器，在SEDRAM控制器或末级缓存控制器的内存控制器控制信号驱动下，按照DDR存储器访问位宽（本例64）与DDR存储器进行数据交换，可以以DDR存储器访问位宽与地址映射控制器进行数据交换；地址映射控制器中包含数据分配器/数据选择器，数据分配器/数据选择器对应设计以DDR存储器访问位宽（本例64）输入DDR控制器数据；数据分配器，用于DDR存储器到SEDRAM的缓存一致性行为，根据选择输入，将输入端口（本例位宽64），分时映射至多个（本例为127组）输出端口（本例位宽64）中的对应端口；数据选择器，用于SEDRAM到DDR存储器的缓存一致性行为，根据选择输入，将多个（本例为127组）输出端口（本例位宽64）中的对应端口，分时映射至输入端口（本例位宽64）；选择输入信号，来自累加器的递增信号，累加器由SEDRAM控制器的映射起点信号控制清零。

地址映射控制器是一个位宽变换桥梁，将DDR控制器的位宽（本例64）映射至SDERAM控制器位宽（本例8192）。这需要多个数据时钟周期（本例可以是8192/64=128）。如图7所示，具体过程是：末级缓存的一个缓存行数据传输起点，即一组SDERAM控制器位宽（本例8192）的数据传输起点，由SEDRAM控制器，通过映射起点信号，清零累加器，数据选择输入的累加器计数为0，数据分配器的输入端口（本例位宽64），被数据分配器切换至输出0（本例位宽64），SEDRAM孔子器将输出零缓冲至缓冲器0（本例位宽64）；下一个DDR控制器数据时钟，累加器自动加一，数据选择输入的累加器计数为1，数据分配器的输入端口，被数据分配器切换至输出1，SEDRAM孔子器将输出零缓冲至缓冲器1；以此类推，末级缓存行数据传输的最后一个DDR控制器数据时钟，累加器自动加一，数据选择输入的累加器计数为127，数据分配器的输入端口，被数据分配器切换至输出127，SEDRAM孔子器将输出零缓冲至缓冲器127，地址映射控制器出口的数据（本例位宽为64*128）已经全部保存到SEDRAM控制器中的所有缓冲器（本例为128个64位宽缓冲器）中；SEDRAM控制器，通过一个写指令，将所有SEDRAM控制器中缓冲器组成的缓存行数据（本例位宽8192）写入SEDRAM中。

SEDRAM到DDR存储器的缓存一致性行为，与上述DDR存储器到SEDRAM的缓存一致性行为是对称的，相关地址映射行为也是对称的：将图6中箭头方向翻转、使用数据选择器（1输入、多输出），代替数据分配器（多输入、1输出），具体过程不再赘述。

DDR控制器按照DDR存储器访问位宽（本例64）与DDR存储器进行数据交换，可以以DDR存储器访问位宽与地址映射控制器进行数据交换，还可以结合DDR存储器的突发访问等特征，以高于DDR存储器访问位宽与地址映射控制器进行数据交换，本发明不做限定。

图7和图8及对应技术方案描述，所涉存储访问位宽和单元分组数量等，如DDR存储器的64位存储访问位宽、SEDRAM的8192位存储访问位宽、DDR颗粒的8位存储访问位宽、SEDRAM存储阵列的8位存储访问位宽和地址映射控制器的64位交换位宽等，以及DDR存储器包含8个DDR颗粒、SEDRAM包含1024个SEDRAM存储阵列和地址映射控制器包含127组分时输出等均为示例数据，本发明不做限定。对应上述数据设计地址映射方式均为示例，本发明不做限定。尤其是SEDRAM的8192位存储访问位宽，也许不是一种最优实施例，通常，为了充分释放SEDRAM的大带宽优势，存储访问位宽会更大。

本发明所述，处理器组件110与末级缓存组件120的三维异质集成互连，和/或控制组件121与存储器组件122的三维异质集成互连，不使用管脚，没有管脚电路提供的电压转换功能，对于相邻组件内核电压不同的情况，无法直接进行跨组件金属层互连，需要设计电平转换模块。

所述处理器组件110或者所述末级缓存组件120还包括：电平转换模块，用于通过第一键合引出区域，和/或，第二键合引出区域将处理器组件110的电平转换为末级缓存组件120的电平；或者将末级缓存组件120的电平转换为处理器组件110的电平。进一步的，控制组件121，和/或，存储器组件122还包括：电平转换模块，用于通过第三键合引出区域以及第四键合引出区域将控制组件121的电平转换为存储器组件122的电平；或者将存储器组件122的电平转换为控制组件121的电平。电平转换模块可以放置在控制组件121，和/或，存储器组件122，的任意地方，或者通过三维异质集成，跨模块层次转移至基于SEDRAM的堆叠式器件的其它层次组件上，如处理器组件110的任意位置，本发明不做限定。

具体请参见图9，为本发明电平转换模块的第一实施例的结构示意图。本实施例中，电平转换模块设计在第一组件上，第一组件可以为处理器组件110，还可以为末级缓存组件120；在另一实施例中，第一组件还可以为控制组件121或者存储器组件122。具体的，将第二组件的内核电压V2与地电压VSS，通过三维异质集成结构6，互连至处理器组件上，对电平转换02提供电压参考；通过三维异质集成结构6，互连处理器组件到第二组件的信号；通过第一组件内部设置的电平转换单元，实现第一组件内核电压V1驱动的跨组件互连输出信号，转换为由第二组件内核电压V2驱动，互连并输入第二组件。具体的，第一组件到第二组件的互连信号，经过第一组件上的缓冲器01、电平转换01、缓冲器02、电平转换02和缓冲器03，经过三维异质集成结构6，跨组件连接到第二组件上的缓冲器04，并进入第二组件的电平V2的互连范围。其中，缓冲器可以部分或全部取消，以简化电平转换电路的结构。

在一具体实施例中，第一组件为处理器组件110，第二组件为末级缓存组件120。或者，在另一实施例中，第一组件为末级缓存组件120，第二组件为处理器组件110。进一步的，在一实施例中，第一组件为控制组件121，第二组件为存储器组件122。或者，在另一实施例中，第一组件为存储器组件122，第二组件为控制组件121。

请结合图10，为电平转换模块中电平转化01以及电平转换02的电路结构示意图。其中，电平转化01包括一个PMOS和一个NMOS管。具体的，电平转换01包括PMON1以及NMOS1，其中，PMON1的第一端接接收内核电压V1，PMON1的第二端连接NMOS1。NMOS1的第一端连接PMON1的第二端，NMOS1的第二端接地，NMOS1的控制端连接PMON1的控制端。电平转换02包括PMON2以及NMOS2，其中，PMON2的第一端接接收内核电压V2，PMON2的第二端连接NMOS2。NMOS2的第一端连接PMON2的第二端，NMOS2的第二端接地，NMOS2的控制端连接PMON2的控制端。基于现有技术，NMOS管的功能可以用下拉电阻或PMOS管和非门等结构替换；或者，PMOS管的功能可以用上拉电阻或NMOS管和非门等结构替换。电平转换模块也可以至少包括一个PMOS或一个NMOS管。

请参见图11，为本发明电平转换模块的第二实施例的结构示意图。本实施例中，电平转换模块设计在第二组件上。具体的，将第一组件的内核电压V1与地电压VSS连接至第二组件上，对电平转换03提供电压参考。通过三维异质集成结构7，互连第二组件到第一组件的信号。具体的，第二组件到第一组件的互连信号，从第一组件上发出，经过缓冲器05、三维异质集成结构7、第二组件上的缓冲器06、电平转换03、缓冲器07、电平转换04和缓冲器08进入第二组件的电平V2的互连范围。其中，缓冲器可以全部取消，以简化电平转换电路的结构。

在一具体实施例中，第一组件为处理器组件110，第二组件为末级缓存组件120。或者，在另一实施例中，第一组件为末级缓存组件120，第二组件为处理器组件110。进一步的，在一实施例中，第一组件为控制组件121，第二组件为存储器组件122。或者，在另一实施例中，第一组件为存储器组件122，第二组件为控制组件121。

请参见图12，为本发明提供的一种堆叠式系统的一实施例的结构示意图，具体包括堆叠式器件100以及至少一组DDR存储器200，堆叠式器件100包括上述图4至图6任一实施例所述的堆叠式器件。至少一组DDR控制器200与所述堆叠式器件100连接，一组DDR存储器200中至少包含2至8个所述DDR存储器。具体的，DDR存储器200与堆叠式器件100中的DDR控制器连接。

以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本发明的专利保护范围内。