阅读说明：本技术 三维存储器器件 (Three-dimensional memory device ) 是由 F·D·菲什伯恩 C·L·英戈尔斯 于 2019-02-22 设计创作，主要内容包括：使用三维存储器器件的系统和方法可用于各种应用中,所述三维存储器器件具有垂直地设置在沿水平方向布置的多个柱中的多个存储器单元。在各种实施例中,存储器单元的柱可设置在分别耦合到不同的读出放大器的下数字线与上数字线之间,以提供读取/写入操作和刷新操作。在各种实施例中,具有垂直地布置在柱中的存储器单元的阵列的三维存储器器件可包含读出放大器和具有静态随机存取存储器高速缓存的数字线,其中静态随机存取存储器高速缓存设置在同一管芯中的存储器单元的阵列下方。公开了附加的设备、系统和方法。(Systems and methods using a three-dimensional memory device having a plurality of memory cells vertically disposed in a plurality of pillars arranged in a horizontal direction may be used in various applications. In various embodiments, pillars of memory cells may be disposed between lower and upper digit lines respectively coupled to different sense amplifiers to provide read/write operations and refresh operations. In various embodiments, a three-dimensional memory device having an array of memory cells vertically arranged in pillars may include a sense amplifier and a digit line having a static random access memory cache disposed below the array of memory cells in the same die. Additional apparatus, systems, and methods are disclosed.)

三维存储器器件

优先权申请

本申请要求在2018年2月27日提交的序列号为62/635,833的美国临时申请的优先权权益，所述申请通过引用整体并入本文。

背景技术

电子行业一直承受着降低组件大小和功率要求的压力，并且市场需要改善存储器器件的操作。减小组件大小的一种方法是以三维(3D)配置制作器件。使用柱存取器件和其他方法的3D存储器技术正在存储器行业中发展。3D技术的使用实现具有垂直地布置的存储器单元的存储器器件的存储阵列核心的更高的密度。举例来说，诸如动态随机存取存储器(DRAM)等存储器器件可被布置成在衬底上垂直地堆叠的存储器单元。由于DRAM的存储器阵列核心被布置成垂直的堆栈以用于管芯大小按比例缩放和成本节省，因此并未增加读出放大器(sense amps)的数目。用于垂直布置的读出放大器的这种缺少将损害存储器阵列的存储器单元的刷新性能。由于标准读出放大器为多垂直阵列核心提供服务，因此对垂直阵列核心的存取受到限制。实质上，DRAM的读出放大器正在被削弱。可通过存储器器件设计的进步来解决对3D存储器的改善。

具体实施方式

下面的详细说明参照附图，所述附图通过例示的方式示出本发明的各种实施例。足够详细地描述这些实施例，以使所属领域中的普通技术人员能够实践这些和其他实施例。可利用其他实施例，并且可对这些实施例进行结构改变、逻辑改变、机械改变和电气改变。各种实施例不一定是互斥的，因为一些实施例可与一个或多个其他实施例组合以形成新的实施例。因此，下面的详细说明不具有限制性意义。

在各种实施例中，可在3D DRAM中实施附加组读出放大器，以服务于垂直阵列堆栈相对于传统结构的增加。构建附加组读出放大器，使其具有自己的堆栈阵列核心存取路径，可解决削弱的读出放大器的问题且提高阵列性能。第一组读出放大器可服务于关于对存储器阵列的存储器单元进行存取以进行读取操作和写入操作的客户需求，且第二组可服务于存储器单元的刷新参数。随着DRAM阵列堆栈设计的增加，附加读出放大器的重要性也将增加。在所述结构中，如本文中所教示，在内部服务DRAM堆栈的同时，诸如外部处理器等用户可对DRAM堆栈进行存取或刷新其他垂直的DRAM堆栈。

除了增加第二组读出放大器之外，对于每个阵列核心层级，还可实施多路复用(mux)器件来选择使用哪组读出放大器。对于多路复用器件，可使用乒乓逻辑。在乒乓逻辑技术中，在第一读出放大器正驱出数据的同时，第二读出放大器可预取数据。因此，一旦第一读出放大器完成驱出数据，便可跳转到第二读出放大器，第二读出放大器将开始送出数据，而第一读出放大器可开始重新加载。因此本质上，所述过程就像乒乓球一样在两个读出放大器之间跳跃。除了耦合到输入/输出(I/O)接口的第一组读出放大器之外，第二组读出放大器还可具有与第二组相关联的不同的I/O接口。如本文所教示，具有第二组读出放大器的结构可增加阵列可存取性和刷新性能，以及减小刷新时间间隔。可实施两个读出放大器，以便能够同时存取存储器阵列的不同部分，所述两个读出放大器中的每一个可连接到存储器阵列层次结构中的不同段。

对于DRAM结构中的第一组读出放大器，第一组选择器件可耦合到连接到第一组读出放大器的下数字线。数字线也可被称为数据线。存储器器件中的数据线的实例是位线。对于DRAM结构中的第二组读出放大器，第二组选择器件可耦合到连接到第二组读出放大器的上数字线。垂直的数字线段可从垂直的柱的底部连接到第一读出放大器和/或从虚拟柱的顶部连接到第二读出放大器。第一组选择器件和第二组选择器件是可分别将垂直数字线段与下数字线和上数字线隔离的隔离(ISO)器件。

为了实现更低成本、更高密度和可按比例缩放的3D DRAM，可使用薄膜存取器件。这种器件的泄漏可为单晶硅(Si)的10到100倍。因此可使用频繁的刷新，且这会影响输出数据的系统开销。此外，在每个读出放大器具有16K位的分层数字线中，这种布置会进一步增加刷新存储器阵列的开销。对于第二组数字线/读出放大器，如果合适的话，可连续地刷新管芯的存储器单元，而管芯的其它存储器单元可用于读取/写入。这种刷新可比当前在具有每个读出放大器16K位的主存储器的传统系统中实行的频率高50倍，并且比每个读出放大器8K位的频率高一百倍，等等。具有第二组数字线/读出放大器的布置也可用于具有第二组I/O和数据路径的独立数据流。

在各种实施例中，3D DRAM可包含分层数据线架构，在3D DRAM的存储器阵列之下具有内置静态随机存取存储器(SRAM)高速缓存。可实施内置SRAM高速缓存以实现高带宽，从而消除对芯片上进程层级(L3)高速缓存的需求。L3高速缓存是与层级一(L1)高速缓存和层级二(L2)高速缓存一起工作，从而通过防止由于提取和执行周期过长而导致的瓶颈来提高性能的高速缓存。L3高速缓存将信息馈送到L2高速缓存，L2高速缓存然后将信息转发到L1高速缓存。通常，L3高速缓存的存储器性能比L2高速缓存慢，但仍比主存储器(RAM)快。

在各种实施例中，可将数据从3D DRAM读取到同一管芯中的下伏SRAM中，并且可将数据写回到3D DRAM。举例来说，可以10千兆位/秒的速度将数据从3D DRAM读取到下伏SRAM，可以5-10千兆位/秒的速度将数据写回到3D DRAM，读取周期为20ns且写入周期为40ns。可通过读出放大器和3D DRAM的I/0接口输出SRAM数据。可在存储器阵列之下的管芯中的“空闲”空间中在3D DRAM的存储器阵列之下实施下伏SRAM。DRAM与相关联的SRAM可共享数据线和读出放大器。

图1是示例性三维DRAM 100的实施例的特征的图示，三维DRAM 100包含沿水平方向布置在多个垂直的柱115-0、115-1、115-2、115-3……115-124、115-125、115-126和115-127中的存储器单元的阵列103。存储器单元垂直地堆叠在这些柱中的每一个中，相应的柱中的每个存储器单元(诸如DRAM单元)耦合到相应的柱中的柱数字线。柱数字线是在耦合有相应的柱的DRAM单元的柱中且沿所述柱延伸的数字线。尽管在图1中，沿水平方向x指示128个柱，但是可实施多于或少于128个柱。尽管在垂直方向z上的每个柱列中示出十一个DRAM单元，但是可实施多于或少于十一个DRAM单元。举例来说，DRAM 100可包含但不限于沿水平方向在每条数字线128个柱中的每个柱中的128个DRAM单元。在柱中的每个垂直层级处的DRAM单元是层的部分，其中在每个柱中具有128个DRAM单元的DRAM具有128个层。沿y方向，堆叠的存储器单元的柱可沿x方向构造。

DRAM 100可包含第一数字线110-1，第一数字线110-1是相对于z方向设置在阵列103下方的x方向上的导电结构。第一数字线110-1可通过第一选择器件125-1-0、125-1-1、125-1-2、125-1-3……125-1-124、125-1-125、125-1-126和125-1-127沿水平方向分别耦合到柱115-0、115-1、115-2、115-3……115-125、115-126和115-127中的每个柱。这些选择器件是3D结构的z方向上的下选择器件，并且可由晶体管实现。DRAM 100可包含第二数字线110-2，第二数字线110-2是相对于z方向设置在阵列103上方的x方向上的导电结构。第二数字线110-2可通过第二选择器件125-2-0、125-2-1、125-2-2、125-2-3……125-2-124、125-2-125、125-2-126和125-2-127沿水平方向分别耦合到柱115-0、115-1、115-2、115-3……115-2-124、115-125、115-126和115-127中的每个柱。这些选择器件是3D结构的z方向上的上选择器件，并且可由晶体管实现。

第一读出放大器105-1可通过通孔127-1耦合到第一数字线110-1。第二读出放大器105-2可通过通孔127-2耦合到第二数字线110-2。尽管在图1中示出耦合到第一读出放大器105-1的I/O电路，但耦合到第一读出放大器105-1或第二读出放大器105-2的I/O电路120。可耦合I/O电路120以使用通孔128向数据输出路径129提供数据。在实施例中，耦合到I/O 120的第一读出放大器105-1(其耦合到数据输出路径129)可用于相对于诸如主机处理器等主机器件对阵列103的读取操作和写入操作，并且第二读出放大器105-2可与内部控制电路系统一起使用以刷新阵列103的存储器单元。在这种布置中，主机处理器可在很少或没有刷新影响的情况下操作。可操作与主机处理器分离的控制电路系统来控制存储器单元的刷新，使得可在与刷新重叠的时间间隔内进行对未被刷新的存储器单元的主机操作，这可减少系统开销。另外，通过所述两组选择器件、两条数字线和两个读出放大器，可并行刷新不同柱中的单元。

考虑以下非限制性实例，其中可选择柱115-3中的DRAM单元的列132中的DRAM单元117来从DRAM单元117读取或写入到DRAM单元117。柱115-125中的DRAM单元的列134中的DRAM单元可被选择成被刷新。可选择上选择器件125-2-124进行刷新，并且可选择下选择器件125-1-3进行读取操作或写入操作。上选择器件125-2-124的选择使得列134中的顺序行寻址用于刷新(举例来说，如箭头所示垂直向下)，以通过数字线120-2和通孔127-2连接到第二读出放大器105-2。下选择器件125-1-3的选择使得能够使用通孔127-1和数字线110-1从读出放大器105-1读取或写入到存储器单元117。

随着上选择器件和阵列103的顶部上的第二数字线110-2耦合到第二读出放大器105-2，可并行刷新不同柱上的单元。对于刷新存储器管芯的整个阵列103将花费多长时间的限制，考虑2.5μs来从柱提取位。假设在最坏的情况下，外部用户(如主机处理器)只能连续地存取几个柱。在128个柱的实例中，刷新所有128个柱上的所有位将花费2.5μs*128个柱＝0.32ms。对于DRAM单元来说，在5fF的单元电容和小于25pA的存取器件泄漏的情况下，下降0.3V可能需要.3毫秒。由于刷新差一百倍，阵列103仍然可保持刷新，对管芯的操作是透明的。刷新可能不是问题，因为可在2.5微妙内刷新柱上的所有位，否则数字线段(柱数字线)处于均衡状态(EQ)。由于128个柱通过数字线和每柱128位耦合到读出放大器，可存在128个柱×128位/柱＝每个读出放大器16K位。对于两个读出放大器和两条数字线，每个读出放大器有8K位。在这种层级上，这种3D DRAM的数字线电容是平面DRAM的大约1/2。

图2是示例性三维DRAM 200的实施例的特征的图示，DRAM 200包含沿水平方向布置在多个垂直的柱215-0、215-1、215-2、215-3……215-124、215-125、215-126和215-127中的存储器单元的阵列203。存储器单元垂直地堆叠在这些柱中的每一个中，相应的柱中的每个存储器单元(诸如DRAM单元)耦合到相应的柱中的柱数字线。尽管沿水平方向x指示128个柱，但是可实施多于或少于128个柱。尽管在垂直方向z上的每个柱列中示出十一个DRAM单元，但是可实施多于或少于十一个DRAM单元。举例来说，DRAM 200可包含但不限于在沿水平方向的每条数字线128个柱中的每个柱中的128个DRAM单元，这会提供具有128层的DRAM。沿y方向，堆叠的存储器单元的柱可被构造成沿方向x。DRAM 200的各种特征可被实施成类似于图1的DRAM 100的特征。

DRAM 200可包含第一数字线210-1，第一数字线210-1是在x方向上相对于z方向设置在阵列203下方的导电结构。第一数字线210-1可通过第一选择器件225-1-0、225-1-2、225-1-2、225-1-3……225-1-124、225-1-125、225-1-126和225-1-127沿水平方向分别耦合到柱215-0、215-1、215-2、215-3……215-125、215-126和215-127中的每个柱。这些选择器件是3D结构的z方向上的下选择器件，并且可由晶体管实现。DRAM 200可包含第二数字线210-2，第二数字线210-2是在z方向上设置在阵列203上方的x方向上的导电结构。第二数字线210-2可通过第二选择器件225-2-0、225-2-1、225-2-2、225-2-3……225-2-124、225-2-125、225-2-126和225-2-127沿水平方向分别耦合到柱215-0、215-1、215-2、215-3……215-124、215-125、215-126和215-127中的每个柱。这些选择器件是3D结构的z方向上的上选择器件，并且可由晶体管实现。

第一读出放大器205-1可通过通孔227-1耦合到第一数字线210-1。第二读出放大器205-2可通过通孔227-2耦合到第二数字线210-2。第一读出放大器205-1和第二读出放大器205-2都可耦合到多路复用器(mux)222，多路复用器222允许第一读出放大器205-1和第二读出放大器205-2都用于存取阵列203的存储器单元以进行读取或写入操作，并且用于刷新阵列203的存储器单元。多路复用器222可耦合到I/O电路220。尽管多路复用器222在图2中被示为位于第一读出放大器205-1与第二读出放大器205-2之间，但是可实施多路复用器222、第一读出放大器205-1和第二读出放大器205-2的其他布置。举例来说，多路复用器222可位于I/O电路220与第一读出放大器205-1之间。

多路复用器222可被配置成选择第一读出放大器205-1或第二读出放大器205-2来向I/O电路220提供数据，以使用将I/O电路220耦合到数据输出路径229的通孔228在数据输出路径229上输出数据。通过选择第一读出放大器205-1或第二读出放大器205-2，选择第一选择器件225-1-0、225-1-2、225-1-2、225-1-3……225-1-124、225-1-125、225-1-126和225-1-127中的一个和/或第二选择器件225-2-0、225-2-1、225-2-2、225-2-3……225-2-124、225-2-125、225-2-126和225-2-127中的一个可用于选择数字线210-1(下路径)或数字线210-2(上路径)，以在主机处理器的读取/写入操作或刷新操作中起作用。可操作多路复用器222以在有效地作为时间的函数的不同时间处改变第一读出放大器205-1与数字线210-1的函数以及第二读出放大器205-2与数字线210-2的函数。在这种布置中，主机处理器可在很少或没有刷新影响的情况下操作。可操作与主机处理器分离的控制电路系统来控制存储器单元的刷新，使得可在与刷新重叠的时间间隔内进行对未被刷新的存储器单元的主机操作，这可减少系统开销。另外，通过实施所述两组选择器件、两条数字线和两个读出放大器，可并行刷新不同柱中的单元。

图3是示例性三维DRAM 300的实施例的特征的图示，三维DRAM 300包含沿水平方向布置在多个垂直的柱315-0、315-1、315-2、315-3……315-124、315-125、315-126和315-127中的存储器单元的阵列303。存储器单元垂直地堆叠在这些柱中的每一个中，相应的柱中的每个存储器单元(诸如DRAM单元)耦合到相应的柱中的柱数字线。尽管沿水平方向x指示128个柱，但是可实施多于或少于128个柱。尽管在垂直方向z上的每个柱列中示出十一个DRAM单元，但是可实施多于或少于十一个DRAM单元。举例来说，DRAM 300可包含但不限于在沿水平方向的每条数字线128个柱中的每个柱中的128个DRAM单元，这会提供具有128层的DRAM。沿y方向，堆叠的存储器单元的柱可被构造成沿方向x。DRAM 300的各种特征可被实施成类似于图1的DRAM 100和/或图2的DRAM 200的特征。

DRAM 300可包含第一数字线310-1，第一数字线310-1是相对于z方向设置在阵列303下方的x方向上的导电结构。第一数字线310-1可通过第一选择器件325-1-0、325-1-2、325-1-2、325-1-3……325-1-124、325-1-125、325-1-126和325-1-127沿水平方向分别耦合到柱315-0、315-1、315-2、315-3……315-124、315-125、315-126和315-127中的每个柱。这些选择器件是3D结构的z方向上的下选择器件，并且可由晶体管实现。DRAM 300可包含第二数字线310-2，第二数字线310-2是在z方向上设置在阵列303上方的x方向上的导电结构。第二数字线310-2可通过第二选择器件325-2-0、325-2-1、325-2-2、325-2-3……325-2-124、325-2-125、325-2-126和325-2-127沿水平方向分别耦合到柱315-0、315-1、315-2、315-3……315-124、315-125、315-126和315-127中的每个柱。这些选择器件是3D结构的z方向上的上选择器件，并且可由晶体管实现。

第一读出放大器305-1可通过通孔327-1耦合到第一数字线310-1。第一读出放大器305-1可耦合到I/O电路320-1以向数据输出路径329-1提供数据，I/O电路320-1耦合到通孔328-1。第二读出放大器305-2可通过通孔327-2耦合到第二数字线310-2。第二读出放大器305-2可耦合到I/O电路320-2以向数据输出路径329-2提供数据，I/O电路320-2耦合到通孔328-2。第一读出放大器305-1和第二读出放大器305-2都可耦合到控制电路323，这允许第一读出放大器305-1和第二读出放大器305-2都用于存取阵列303的存储器单元以进行读取或写入操作，并且用于刷新阵列303的存储器单元。尽管控制电路323在图3中被示为位于第一读出放大器305-1与第二读出放大器305-2之间，但是可实施控制电路323、第一读出放大器305-1和第二读出放大器305-2的其他布置。举例来说，控制电路323可位于管芯的上面构造有第一读出放大器305-1和第二读出放大器305-2与阵列303的另一部分中，或者作为另外一种选择，位于管芯外部，控制线路由到第一读出放大器305-1和第二读出放大器305-2。

控制电路323可被配置成选择第一读出放大器305-1向I/O电路320-1提供数据，以使用将I/O电路320-1耦合到数据输出路径329-1的通孔328-1输出数据输出路径329-1上的数据，或者选择第二读出放大器305-2向I/O电路320-2提供数据，以使用将I/O电路320-2耦合到数据输出路径329-2的通孔328-2输出数据输出路径329-2上的数据。数据输出路径329-1和数据输出路径329-2可被路由到DRAM 300的公共数据输出节点，其中控制电路323通过控制第一读出放大器305-1和第二读出放大器305-2的输出，或者作为另外一种选择，控制I/O电路320-1和I/O电路320-2的输出，来调节数据输出路径329-1或数据输出路径329-2中的哪一个向数据输出节点提供数据。通过选择第一读出放大器305-1或第二读出放大器305-2，选择第一选择器件325-1-0、325-1-2、325-1-2、325-1-3……325-1-124、325-1-125、325-1-126和325-1-127中的一个和/或第二选择器件325-2-0、325-2-1、325-2-2、325-2-3……325-2-124、325-2-125、325-2-126和325-2-127中的一个可用于选择数字线310-1(下路径)或数字线310-2(上路径)，以在主机处理器的读取/写入操作或刷新操作中起作用。可操作控制电路323以在有效地作为时间的函数的不同时间处改变第一读出放大器305-1与数字线310-1的函数以及第二读出放大器327-2与数字线310-2的函数。在这种布置中，主机处理器可在很少或没有刷新影响的情况下操作。可操作与主机处理器分离的控制电路系统来控制存储器单元的刷新，使得可在与刷新重叠的时间间隔内进行对未被刷新的存储器单元的主机操作，这可减少系统开销。另外，通过所述两组选择器件、两条数字线和两个读出放大器，可并行刷新不同柱中的单元。

图4是示例性三维DRAM 400的实施例的特征的图示，DRAM 400包含沿水平方向布置在多个垂直的柱415-0、415-1、415-2、415-3……415-124、415-125、415-126和415-127中的存储器单元的阵列403。存储器单元垂直地堆叠在这些柱中的每一个中，相应的柱中的每个存储器单元(诸如DRAM单元)耦合到相应的柱中的柱数字线。尽管沿水平方向x指示128个柱，但是可实施多于或少于128个柱。尽管在垂直方向z上的每个柱列中示出十一个DRAM单元，但是可实施多于或少于十一个DRAM单元。举例来说，DRAM 400可包含但不限于在沿水平方向的每条数字线128个柱中的每个柱中的128个DRAM单元，这会提供具有128层的DRAM。沿y方向，堆叠的存储器单元的柱可被构造成沿方向x。DRAM 400的各种特征可被实施成类似于图1的DRAM 100、图2的DRAM 200和/或图3的DRAM 300的特征。

DRAM 400可包含第一数字线410-1，第一数字线410-1是相对于z方向设置在阵列403下方的x方向上的导电结构。第一数字线410-1可通过第一选择器件425-1-0、425-1-2、425-1-2、425-1-3……425-1-124、425-1-125、425-1-126和425-1-127沿水平方向分别耦合到柱415-0、415-1、415-2、415-3……415-124、415-125、415-126和415-127中的每个柱。这些选择器件是3D结构的z方向上的下选择器件，并且可由晶体管实现。DRAM 400可包含第二数字线410-2，第二数字线410-2是在z方向上设置在阵列403上方的x方向上的导电结构。第二数字线410-2可通过第二选择器件425-2-0、425-2-1、425-2-2、425-2-3……425-2-124、425-2-125、425-2-126和425-2-127沿水平方向分别耦合到柱415-0、415-1、415-2、415-3……415-124、415-125、415-126和415-127中的每个柱。这些选择器件是3D结构的z方向上的上选择器件，并且可由晶体管实现。

第一读出放大器405-1可通过通孔427-1耦合到第一数字线410-1。第一读出放大器405-1可耦合到I/O电路420-1以向数据输出路径429提供数据，I/O电路420-1耦合到通孔428。第一读出放大器405-1，结合数字线410-1和选择第一选择器件425-1-0、425-1-2、425-1-2、425-1-3……425-1-124、425-1-125、425-1-126和425-1-127可用于对阵列403的读取/写入操作。第二读出放大器405-2可通过通孔427-2耦合到第二数字线410-2，并且可被实施成使用第二数字线410-2来实行阵列403的刷新操作。

DRAM 400可包含静态随机存取存储器(SRAM)430，SRAM 430被构造成存储来自阵列403的DRAM单元的位，其中SRAM 430与阵列403集成在管芯中。SRAM 430可被构造成位于阵列403下方。SRAM 430可被配置成SRAM高速缓存，SRAM高速缓存可存储来自阵列403的DRAM单元的N个位、纠错码(ECC)数据或其他数据。DRAM 400还可包含设置在阵列403下方的管芯中的处理器435，以控制SRAM 430。除了设置在阵列403下方的管芯中的处理器435之外或作为其替代，DRAM 400还可包含阵列403之下的互补金属氧化物半导体(CMOS)电路、阵列403之下的控制电路、阵列403之下的逻辑电路或与阵列403集成在同一管芯中的阵列403之下的其他电路。

在操作中，可利用上选择器件425-2-0、425-2-1、425-2-2、425-2-3……425-2-124、425-2-125、425-2-126和425-2-127中的选择器件对阵列403的每一行依序进行寻址，所述上选择器件被激活成经由用于刷新的上数字线410-2和通孔427-2将相应柱的柱数字线耦合到第二读出放大器405-2。下选择器件425-1-0、425-1-1、425-1-2、425-1-3……425-1-124、425-1-125、425-1-126和425-1-127中的选择器件可被激活成经由用于读取/写入操作的下数字线410-1和通孔427-1将相应的柱的柱数字线耦合到第一读出放大器405-1。可实施耦合到读出放大器405-1和/或读出放大器405-2的其他变体。

可将柱(数据线段)上的位读取到SRAM 430中，或者可将SRAM 430中的数据通过读出放大器405-1输出到I/O 420。另外，由于SRAM 430在DRAM 400的存储器阵列403的读取/写入操作中用作高速缓存，在将新的高速缓存页面加载到SRAM 430中之前，可将SRAM 430中的旧的页面存储回DRAM 400的阵列403。可在具有DRAM或其它DRAM仅存取操作的读取-修改-写入操作中实施SRAM 430。读取-修改-写入操作是一种读取存储器位置并同时向其中写入新值的操作。

3D DRAM的360nm×360nm单元柱覆盖区将允许在45nm逻辑中每2个柱一个SRAM单元。举例来说，在具有128层，其中每条数字线128个柱或者64层，其中每条数字线64个柱的架构中，意味着在阵列403之下存在足够的SRAM容量来存储SRAM 430中每个读出放大器任何一个柱。对于具有256Mb SRAM的16Gb DRAM或具有512Mb SRAM的32Gb DRAM，SRAM高速缓存430可在64或128个周期中加载，每个周期20ns。这意味着可缓冲每个读出放大器32或64位(管芯上的128Mb或256Mb)，同时在2.5μs内刷新64或128位。对于10⁺¹⁴bps最大值，假设32Mb SRAM高速缓存，这可能大于10千兆位/秒。

可在集成3D DRAM拓扑中实施存储器中处理器(PIM)架构，如图4所示。阵列403之下的管芯中的空间会提供用于在存储器管芯中构造处理器的机制。这可能导致高性能系统存储器。其他电路系统可位于集成在DRAM 400的同一管芯中的阵列403之下。

图5是示例性三维DRAM 500的实施例的特征的图示，DRAM 500包含沿水平方向布置在多个垂直的柱515-0、515-1、515-2、515-3……515-124、515-125、515-126和515-127中的存储器单元的阵列503。存储器单元垂直地堆叠在这些柱中的每一个中，相应的柱中的每个存储器单元(诸如DRAM单元)耦合到相应的柱中的柱数字线。尽管沿水平方向x指示128个柱，但是可实施多于或少于128个柱。尽管在垂直方向z上的每个柱列中示出十一个DRAM单元，但是可实施多于或少于十一个DRAM单元。举例来说，DRAM 500可包含但不限于在沿水平方向的每条数字线128个柱中的每个柱中的128个DRAM单元，这会提供具有128层的DRAM。沿y方向，堆叠的存储器单元的柱可被构造成沿方向x。DRAM 500的各种特征可被实施成类似于图1的DRAM 100、图2的DRAM 200、图3的DRAM 300和/或图4的DRAM 400的特征。

DRAM 500可包含第一数字线510-1，第一数字线510-1是相对于z方向设置在阵列503下方的x方向上的导电结构。第一数字线510-1可通过第一选择器件525-1-0、525-1-2、525-1-2、525-1-3……525-1-124、525-1-125、525-1-126和525-1-127沿水平方向分别耦合到柱515-0、515-1、515-2、515-3……515-124、515-125、515-126和515-127中的每个柱。这些选择器件是3D结构的z方向上的下选择器件，并且可由晶体管实现。DRAM 500可包含第二数字线510-2，第二数字线510-2是在z方向上设置在阵列503上方的x方向上的导电结构。第二数字线510-2可通过第二选择器件525-2-0、525-2-1、525-2-2、525-2-3……525-2-124、525-2-125、525-2-126和525-2-127沿水平方向分别耦合到柱515-0、515-1、515-2、515-3……515-124、515-125、515-126和515-127中的每个柱。这些选择器件是3D结构的z方向上的上选择器件，并且可由晶体管实现。第二数字线510-2可耦合到DRAM 500的其他控制电路系统。

读出放大器505可通过通孔527-1耦合到第一数字线510-1。读出放大器505可耦合到I/O电路520，以向数据输出路径529提供数据，I/O电路520耦合到通孔528。读出放大器505，结合数字线510-1和选择第一选择器件525-1-0、525-1-2、525-1-2、525-1-3……525-1-124、525-1-125、525-1-126和525-1-127中的适当的一些以及第二选择器件525-2-0、525-2-1、525-2-2、525-2-3……525-2-124、525-2-125、525-2-126和525-2-127中的适当的一些可用于对阵列503的读取/写入操作。

DRAM 500可包含静态随机存取存储器(SRAM)530，SRAM 530被构造成存储来自阵列503的DRAM单元的位，其中SRAM 530与阵列503集成在管芯中。SRAM 530可被构造成位于阵列503下方。SRAM 530可被配置成可存储来自阵列503的DRAM单元的N个位、纠错码(ECC)数据或其他数据的SRAM高速缓存。SRAM 530可被布置成与阵列503共享数字线510-1和读出放大器505的SRAM高速缓存。DRAM 500还可包含设置在阵列503下方的管芯中的处理器535，以控制SRAM 530。除了设置在阵列503下方的管芯中的处理器535之外或作为其替代，DRAM500还可包含阵列503之下的互补金属氧化物半导体(CMOS)电路、阵列503之下的控制电路、阵列503之下的逻辑电路或与阵列503集成在同一管芯中的阵列503之下的其他电路。

在操作中，可通过耦合到相应的行的存取线对阵列503的行进行寻址，其中上选择器件525-2-0、525-2-1、525-2-2、525-2-3……525-2-124、525-2-125、525-2-126和525-2-127中的选择器件被激活到上数字线510-2。下选择器件525-1-0、525-1-1、525-1-2、525-1-3……525-1-124、525-1-125、525-1-126和525-1-127中的选择器件可被激活成经由用于读取/写入操作的下数字线510-1和用于通孔527-1将相应柱的的柱数字线耦合到读出放大器505。

可将柱(数据线段)上的位读取到SRAM 530中，或者可通过读出放大器505将SRAM530中的数据输出到I/O 520。另外，由于SRAM 530在DRAM 500的存储器阵列503的读取/写入操作中用作高速缓存，在将新的高速缓存页面加载到SRAM 530之前，可将SRAM 530中的旧的页面存储回DRAM 500的阵列503。DRAM 500可被布置成将数据从阵列503读取到SRAM高速缓存530中，并将数据写回到阵列503。DRAM 500可以近似10千兆位/秒的速率将数据从阵列503读取到SRAM高速缓存530，并且以大约5千兆位/秒到大约10千兆位/秒的间隔将数据写回到阵列。SRAM 530可在具有DRAM或其它DRAM仅存取操作的读取-修改-写入操作中实施。

可在集成3D DRAM拓扑中实施存储器中处理器(PIM)架构，如图5中所示。阵列503之下的管芯中的空间会提供用于在存储器管芯中构造处理器的机制。这可能导致高性能系统存储器。其他电路系统可位于集成在DRAM 500的同一管芯中的阵列503之下。

图6A是3D DRAM的示例性2D部分600的实施例的示意图。图6中所示为存取线WL-1、WL-2……WL-N，代表3D DRAM，其中N等于3D DRAM的层数。存取线WL-1、WL-2……WL-N可被视为在WL组1中，其中其他组可被视为WL组1的副本。举例来说，可用2D部分600的16、32或64个副本来构造3D DRAM。尽管图6A仅示出四个柱615-1、615-2、615-3和615-4，但2D部分600可由多于或少于四个柱构成。耦合到存取线WL-1的是分别耦合到柱615-1中的垂直的柱数字线612-1、柱615-2中的垂直的柱数字线612-2、柱615-3中的垂直的柱数字线612-3和柱615-4中的垂直的柱数字线612-4的DRAM单元604-1-1、604-1-2、604-1-3和604-1-4。耦合到存取线WL-2的是分别耦合到柱615-1中的垂直的柱数字线612-1、柱615-2中的垂直的柱数字线612-2、柱615-3中的垂直的柱数字线612-3和柱615-4中的垂直的柱数字线612-4的DRAM单元604-2-1、604-2-2、604-2-3和604-2-4。耦合到存取线WL-N的是分别耦合到柱615-1中的垂直的柱数字线612-1、柱615-2中的垂直的柱数字线612-2、柱615-3中的垂直的柱数字线612-3以及柱615-4中的垂直的柱数字线612-4的DRAM单元604-N-1、604-N-2、604-N-3和604-N-4。

每个DRAM单元可包含耦合到电容器的存取晶体管。存取晶体管可由金属氧化物半导体(MOS)晶体管实现。电容器用于存储代表数据的电荷，且与电容器耦合的晶体管提供与作为导电结构的相应的柱数字线612-i的有效耦合，用于相对于电容器读取和写入数据。DRAM单元不限于MOS晶体管-电容器布置，而是可由有源器件实施，有源器件可控制对存储器件的存取，所述存取可在适当的刷新率下保持并在适当的激励下改变代表数据的状态。

对于i＝1到4，每组DRAM单元604-i-1、604-i-2……604-i-N可分别耦合到存取线WL-1、WL-2……WL-N，所述存取线向相应的DRAM单元的存取器件提供控制线。举例来说，存取线WL-1、WL-2……WL-N可为字线。沿其各自的柱垂直地延伸的柱数字线612-1、612-2、612-3和612-4可通过选择ISO晶体管625-1-1、625-1-2、625-1-3和625-1-4分别耦合到下数字线610-1，且通过选择ISO晶体管625-2-1、625-2-2、625-2-3和625-2-4分别耦合到上数字线610-2，用于对所选择的DRAM单元进行读取或写入。下数字线610-1耦合到读出放大器SA1且从耦合到读出放大器SA2的上数字线610-2垂直地移位。存取线WL-1、WL-2……WL-N以及对于i＝1到4的选择晶体管625-1-i和625-2-i的控制信号可由DRAM的控制电路系统提供。

此架构可允许DRAM沿数字线610-1和610-2的方向具有128个柱或其它数目的柱，数字线610-1和610-2可为金属线。这种架构可通过使得能够与阵列存取并行地进行刷新来减少读出放大器的总数和面积。在作为存储器阵列的一部分的单个WL组内，在读取DRAM单元的同时，不能刷新同一WL组内的其他行，因为它们包含在单个WL组中的同一柱上的DRAM单元并且共享耦合到第一组读出放大器SA1的公共IOS器件。举例来说，在通过激活WL-1、625-1-1和SA1读出DRAM单元604-1-1的情况下，可能不会通过使用WL-2、625-2-i和SA2而刷新DRAM单元604-2-i。然而，可使用第二组读出放大器SA2来刷新3D DRAM的任何其他WL组上的位。

图6B是示例性3D-DRAM 650的实施例的电路图。尽管图6B仅描绘了WL组1和WL组2，但是3D-DRAM 650中可包含其他组，诸如16、32或64组。每组SA由WL组1与WL组2共享。在此示例性实施例中，WL组1和WL组2中的每一个包含M个柱和N条存取线。1到M个柱经由各自的全局数字线连接到各自的SA1至SAM。

WL组1与WL组2的结构类似，组1具有下数字线610-1-1和上数字线610-1-2，且组2具有下数字线610-2-1和上数字线610-2-2。WL组1和WL组2中的每一个包含耦合到其各自的下数字线的ISO晶体管625-14，且WL组1和WL组2中的每一个包含耦合到其各自的上数字线的ISO晶体管625-24。ISO晶体管625-14和625-24接收各自的选择信号。每组包含M条数字线，每组具有M个SA。

举例来说，在读取序列中，由ACT命令激活所选的WL组中的WL-1……WL-N中所选的存取线。同时将连接到所选存取线的所述多个存储器单元的信息传送到各自的数字线。然后，同时通过行控制信号激活连接到数字线(诸如，第一组SA)的读出放大器。然后，举例来说，响应于读取命令，选择激活的读出放大器中的一个并且通过列选择信号和列控制信号将所选择的读出放大器中的数据传送到数据放大器。

在刷新序列中，响应于刷新命令，激活所选择的WL组中的所选存取线，以将存储在存储器单元中的信息传送到相应的数字线。然后，通过分别连接到数字线(诸如，第二组SA)的多个读出放大器将数字线上的信息放大。然后，分别将由SA放大的信息重写到相同的存储器单元中。此时，未激活列相关信号。

对于这种读取和刷新操作，可将M个SA、M条数字线和M个存储器单元连接到一条存取线。多个WL组可共享所述组SA。

图6C示出示例性3D DRAM 690的存储器操作的实例的实施例。图6C中示出的是WL组1和WL组2，但是3D DRAM 690可具有多于两个的WL组。WL组1可包含与存取线选择器641、柱选择器642和柱选择器643相关联的存储器单元阵列640。在对存储器单元阵列640中的存储器单元的读取(R)或写入(W)操作中，将R/W地址施加到存取线选择器641和柱选择器642，柱选择器642耦合到第一组SA 644。WL组2可包含与存取线选择器646、柱选择器647和柱选择器648相关联的存储器单元阵列645。在对存储器单元阵列645中的存储器单元的刷新操作中，将刷新地址施加到存取线选择器646和柱选择器648，柱选择器648耦合到第二组SA649。

可同时对WL组1和WL组2进行读取和刷新操作。举例来说，通过使用第一组SA 644，基于读取地址读取WL组1以输出读取数据。同时，通过使用第二组SA 648，基于刷新地址刷新WL组2。第一组SA 644耦合到柱选择器642和柱选择器647，其中通往柱选择器642或柱选择器647的包含RW地址的控制线可控制用于读取/写入操作的相应的柱选择器642或柱选择器647对第一组SA 644的使用。第二组SA 649耦合到柱选择器643和柱选择器648，其中通往柱选择器643或柱选择器648的包含刷新地址的控制线可控制用于刷新操作的相应的柱选择器643或柱选择器647对第二组SA 649的使用。

图7是示例性3-D DRAM 700的实施例的特征的图示，3-D DRAM 700在垂直方向上布置成多个水平层级。尽管示出三个水平面层级A、层级B和层级C，但可实施多于或少于三个水平面。为了易于展示，未示出存储器单元的阵列。相反，分别示出层级A、层级B和层级C中的数字线组712-A、712-B、712-C，其中每条数字线耦合到水平地堆叠的多个DRAM单元。DRAM 700可包含一组第一数字线710-1，所述一组第一数字线710-1为导电结构，设置在z方向上以分别耦合到层级A、层级B和层级C中的一组第一选择器件725-1-A、一组第一选择器件725-1-B以及一组第一选择器件725-1-C。这些组选择器件位于3D结构的x方向上的层级A、层级B和层级C中的对应的数字线组712-A、712-B、712-C的一端处，并且可由晶体管实现。

DRAM 700可包含一组第二数字线710-2，所述一组第二数字线710-2是导电结构，设置在z方向上。所述组第二数字线710-2可沿垂直方向分别耦合到层级A、层级B和层级C中一组第二选择器件725-2-A、一组第二选择器件725-2-B和一组第二选择器件725-2-C。这些组选择器件位于3D结构的x方向上的层级A、层级B和层级C中的对应的数字线组712-A、712-B、712-C的另一端处，并且可由晶体管实现。所述组第二选择器件725-2-A、所述组第二选择器件725-2-B和所述组第二选择器件725-2-C分别相对于层级A、层级B和层级C中的数字线组712-A、712-B、712-C与所述组第一选择器件725-1-A、所述组第一选择器件725-1-B和所述组第一选择器件725-1-C相对。

第一读出放大器705-1可耦合到所述组第一数字线710-1。第二读出放大器705-2可耦合到所述组第二数字线710-2。在实施例中，第一读出放大器705-1或第二读出放大器705-2中的一个可与内部控制电路系统一起使用，以相对于诸如主机处理器等主机器件对耦合到数字线组712-A、712-B、712-C中的一些所选数字线的存储器单元进行读取操作和写入操作。另外，第一读出放大器705-1或第二读出放大器705-2中的另一个可与内部控制电路系统一起使用，以刷新耦合到数字线组712-A、712-B、712-C中的一些所选数字线的存储器单元。在这种布置中，主机处理器可在很少或没有刷新影响的情况下进行操作。可操作与主机处理器分离的控制电路系统来控制存储器单元的刷新，使得可在与刷新重叠的时间间隔内进行对未被刷新的存储器单元的主机操作，这可减少系统开销。另外，第一读出放大器705-1和第二读出放大器705-2可允许并行刷新不同层级中的存储器单元。对存储器单元的存取可使用选择的存取线(诸如，但不限于，存取线WL0、WL1……WLM)来实施。

从图1至5可看出，在示例性3-D DRAM 700中，包含耦合的DRAM存储器单元的数字线被构造成水平堆栈，而不是图1至5的DRAM存储器单元的垂直堆栈。为了易于展示，图1至5示出DRAM单元的一个层级。仅考虑层级A且逆时针旋转层级九十度，旋转后的结构将类似于与图1至5相关联的架构。为了易于展示，图7中未示出控制电路系统。图7的示例性3-D DRAM700可用图1至5的电路系统来构造，并且可被修改成类似于图1至5的架构或类似的架构来操作。3-D DRAM 700的这种水平布置可以具有与图1至5相关联的3-D DRAM的垂直布置相同的优点的方式进行操作。

图8是对存储器器件的存储器单元进行存取的示例性方法800的实施例的流程图。在810处，使用耦合到第一读出放大器的第一数字线将数据写入存储器单元的阵列中的存储器单元或从存储器单元的阵列中的存储器单元读取数据，所述阵列是柱的三维阵列，每个柱具有垂直地堆叠在相应的柱中的存储器单元。多个柱可沿水平方向布置。在820处，使用耦合到第二读出放大器的第二数字线来刷新与含有数据被写入或读取的存储器单元的柱不同的柱中的存储器单元。第一数字线和第二数字线中的一个设置在阵列下方，且第一数字线和第二数字线中的另一个设置在阵列上方。

方法800或类似于方法800的方法的变体可包含许多不同的实施例，所述不同的实施例可取决于这些方法的应用和/或实施这些方法的系统的架构。这种方法可包含连续地刷新与其中正在从存储器单元读取数据或正向存储器单元写入数据的柱不同的柱中的存储器单元。写入或读取数据可包含将来自阵列的一个或多个柱的一个或多个位读取到设置在存储器单元的阵列下方的静态随机存取存储器中。方法800或类似于方法800的方法的变体可包含将新的高速缓存页面存储到设置在存储器单元的阵列下方的静态随机存取存储器高速缓存中，并且在将新的页面加载到静态随机存取存储器高速缓存中之前，将存储在静态随机存取存储器高速缓存中的现有页面存储回阵列。

在各种实施例中，一种存储器器件可包含：存储器单元的阵列，所述阵列是柱的三维阵列，每个柱具有垂直地堆叠在所述柱中的存储器单元，多个所述柱沿水平方向布置；第一数字线，设置在所述阵列下方，所述第一数字线通过相应的第一选择器件沿所述水平方向耦合到所述柱中的每个柱；第二数字线，位于所述阵列上方，所述第二数字线通过相应的第二选择器件沿所述水平方向耦合到所述柱中的每个柱；第一读出放大器，耦合到所述第一数字线；第二读出放大器，耦合到所述第二数字线；以及输入/输出电路，耦合到所述第一读出放大器或所述第二读出放大器。

这种存储器器件或类似存储器器件的变体可包含许多不同的实施例，所述不同的实施例可取决于这种存储器器件的应用和/或实施这种存储器器件的系统的架构。这种存储器器件可包含控制电路系统，以经由耦合到第一存储器单元的存取线且经由耦合到所述一个柱的第一数字线或第二数字线中的一个沿水平方向存取所述柱中的一个柱中的第一存储器单元，并且经由耦合到第二存储器单元的存取线且经由第一数字线或第二数字线中的另一个沿水平方向存取所述柱中的另一个柱中的第二存储器单元。控制电路系统可为可操作的以在重叠的时间间隔中控制对第一存储器单元的存取和对第二存储器单元的存取。每个柱中的存储器单元中的每一个可为耦合到相应的柱的柱数字线的DRAM单元，柱数字线耦合到相应的柱的相应第一选择器件及相应第二选择器件。

这种存储器器件或类似存储器器件的变体可包含许多不同的特征。所述存储器器件可包含SRAM，所述SRAM被构造成沿水平方向存储来自柱中的所选数目的柱中的每一个的存储器单元的位，其中SRAM与存储器单元的阵列集成在管芯中。SRAM可被构造位于存储器单元阵列下方。存储器器件可包含处理器，所述处理器设置在存储器单元的阵列下方的管芯中，以控制静态随机存取存储器。另一特征可包含具有耦合到第一读出放大器的第二输入/输出电路或者未耦合到输入/输出电路的第二读出放大器的存储器器件。

图9是操作3D存储器器件的示例性方法900的实施例的流程图。在910处，控制具有布置在管芯中的存储器单元的阵列的存储器器件。所述阵列是柱的3D阵列，每个柱具有垂直地堆叠在柱中的存储器单元，其中多个柱沿水平方向布置。在920处，将数据写入到集成在存储器器件的管芯中且设置在存储器单元的阵列下方的SRAM高速缓存中或者从SRAM高速缓存读取数据。静态随机存取存储器高速缓存与存储器单元的阵列可共享数字线和耦合到数字线的读出放大器，以进行存储操作。

方法900或类似于方法900的方法的变体可包含许多不同的实施例，所述不同的实施例可取决于这些方法的应用和/或实施这些方法的系统的架构。这些方法可包含通过读出放大器将数据从静态随机存取存储器高速缓存输出到输入/输出电路系统，以将数据传输出存储器器件。这些方法可包含将新的高速缓存页面存储到静态随机存取存储器高速缓存中，并且在将新的页面加载到静态随机存取存储器高速缓存中之前，将存储在静态随机存取存储器高速缓存中的现有页面存储回阵列。

在各种实施例中，存储器器件可包括：存储器单元的阵列，位于管芯中，所述阵列是柱的三维阵列，每个柱具有垂直地堆叠在所述柱中的存储器单元，多个所述柱沿水平方向布置；数字线，设置在所述阵列下方或所述阵列上方，所述数字线通过耦合到相应的柱的柱数字线的相应的选择器件沿所述水平方向耦合到所述柱的每个柱；SRAM高速缓存，与存储器单元的阵列集成在管芯中且设置在存储器单元的阵列下方；读出放大器，耦合到所述数字线；以及输入/输出电路，耦合到所述读出放大器。所述阵列与所述静态随机存取存储器高速缓存可共享数字线和读出放大器。

这种存储器器件或类似存储器器件的变体可包含许多不同的实施例，所述不同的实施例可取决于这种存储器器件的应用和/或实施这种存储器器件的系统的架构。这种存储器器件可包含相应的存储器器件，所述相应的存储器器件被布置成将数据从阵列读取到静态随机存取存储器高速缓存并将数据写回到阵列。存储器器件可以近似10千兆位/秒的速率将数据从阵列读取到静态随机存取存储器高速缓存中，并且以大约5千兆位/秒到大约10千兆位/秒的间隔将数据写回到阵列。存储器器件可包含处理器，所述处理器设置在存储器单元的阵列下方的管芯中，以控制静态随机存取存储器。

图10是DRAM 1000的特征的框图，其中存储器单元的柱的3D结构和相关联的结构，如本文中所教示，可被构造成诸如根据但不限于图1至7的3D DRAM结构。DRAM 1000可包含地址解码器1009和控制电路1007，以相对于存储器单元阵列1003进行操作，从而使用读出放大器1005和I/O电路1020读取和写入存储器单元阵列1003中的存储器单元。未示出DRAM1000的其他组件，以集中在垂直结构中的单元的3D存储器阵列和相关联的读出放大器的示例性使用。另外，地址解码器1009可耦合到地址总线，控制电路1007可耦合到控制总线，且I/O电路系统1020可耦合到数据总线。

图11示出被布置成提供多个电子组件的晶片1100的实例。晶片1100可被提供为其中可制作多个管芯1105的晶片。作为另外一种选择，晶片1100可被提供为晶片，其中多个管芯1105已被处理成提供电子功能并且正等待从晶片1100单体化以进行封装。晶片1100可被提供为半导体晶片、绝缘体晶片上半导体或用于处理诸如集成电路芯片等电子器件的其他适当的晶片。晶片1100可根据形成器件、使用传统半导体制造技术、具有与图1至7和图10相关的实施例中所教示的结构来制作。

使用各种掩蔽技术和处理技术，可将每个管芯1105处理成包含功能电路系统，使得每个管芯1105被制作成具有与晶片1100上的其他管芯相同的功能和封装结构的集成电路。作为另外一种选择，使用各种掩蔽技术和处理技术，可将各种组的管芯1105处理成包含功能电路系统，使得并非所有的管芯1105都被制作成具有与晶片1100上的其他管芯相同的功能和封装结构的集成电路。上面集成有提供电子能力的电路的封装管芯在本文中被称为集成电路(IC)。

晶片1100可包含存储器器件，其中每个存储器器件位于管芯1105中。存储器管芯可被构造成3D存储器器件，所述3D存储器器件具有设置在具有读出放大器的下数字线与上数字线之间的多个柱中的多个存储器单元，以提供读取/写入操作和刷新操作，如本文中所教示，使用传统的制作技术和过程进行布置。位于管芯1105中的存储器器件的实例可包含存储器单元的阵列，所述存储器单元与形成在同一管芯中的存储器单元的阵列下方的SRAM高速缓存共享读出放大器和数字线。

图12示出系统1200的框图，系统1200包含存储器1263，存储器1263被构造成具有多个存储器单元的3D存储器器件，所述多个存储器单元设置在具有读出放大器的下数字线与上数字线之间的多个柱中，以提供读取/写入操作和刷新操作，如本文中所教示进行布置。被构造成3D存储器器件的存储器1263可被构造成包含存储器单元的阵列，所述存储器单元与形成在同一管芯中的存储器单元的阵列下方的SRAM高速缓存共享读出放大器和数字线。存储器1263的器件架构可以类似于或等同于根据本文中讨论的各种实施例的结构的方式来实现。

系统1200可包含可操作地耦合到存储器1263的控制器1262。控制器1202可为一个或多个处理器的形式。系统1200还可包含电子设备1267、***器件1269和通信模块1261。控制器1262、存储器1263、电子设备1267、***器件1269和通信模块1261中的一个或多个可为一个或多个IC的形式。

总线1266在系统1200的各种组件之间提供导电性。在实施例中，总线1266包含各自独立配置的地址总线、数据总线和控制总线。在替代实施例中，总线1266使用公共导线来提供地址、数据或控制中的一个或多个，总线1266的使用通过控制器1202进行调节。总线1266可包含通信网络的组件。

电子设备1267可包含附加存储器。系统1200中的这种附加存储器可被构造成一种或多种类型的存储器，诸如但不限于，DRAM、SRAM、同步动态随机存取存储器(SDRAM)、同步图形随机存取存储器(SGRAM)、双倍数据速率动态ram(DDR)、双倍数据速率SDRAM、基于磁的存储器或其他新兴的存储器单元技术。

***器件1269可包含显示器、成像器件、打印器件、无线器件、附加的存储存储器以及可与控制器1262一起操作的控制器件。在各种实施例中，系统1200可包含但不限于光纤系统或器件、电光系统或器件、光学系统或器件、成像系统或器件以及信息处理系统或器件(诸如无线系统或器件、电信系统或器件以及计算机)。

如本文中所教示，3D DRAM的结构设计可提供高速缓存存储器的非常快速的加载，高达10千兆位/秒。即使高速缓存与DRAM在同一芯片上，利用高速缓存也能比直接从DRAM存取数据快得多。这可能几乎消除了系统实行刷新的需要，因为它可由后台的管芯来实行，但是这可消耗功率。通过分层数字线，读出放大器的数目可比平面结构少得多，并且数字线电容可比平面结构少，但是会造成3D DRAM存取器件泄漏，这可通过更多的刷新周期来解决。

与一些传统的平面DRAM相比，3D DRAM可为成本的近似70％和管芯大小的近似70％，并且可实现每个近似30％的至少三到四个管芯收缩。如本文中所教示，架构结构可克服3D DRAM的存取器件泄漏的障碍，从而在消除用于刷新的系统开销的同时允许泄漏的五十倍。在其中存储器阵列之下增加SRAM的架构的各种实施例中，可实现高速SRAM高速缓存加载。SRAM可构建在存储器阵列之下，因为空间是可用的并且SRAM可位于存储器阵列之下的读出放大器之后。

尽管本文中已示出和描述了具体实施例，但所属领域中的普通技术人员将理解，从本文中的教示中得出的其他布置可替代所示的具体实施例。各种实施例使用本文中描述的实施例的置换和/或组合。应理解，以上说明旨在为例示性的，而不是限制性的，并且本文中使用的措辞或术语是为了说明的目的。通过研究以上说明，上述实施例与其他实施例的组合对于所属领域中技术人员来说将是显而易见的。