阅读说明：本技术 一种电路老化时序分析方法及系统 (Circuit aging time sequence analysis method and system ) 是由 吴玉平 陈岚 于 2020-06-23 设计创作，主要内容包括：本公开提供了一种电路老化时序分析方法,包括：S1,获取电路中同构路径；S2,对同构路径进行分析,以获得同构路径的工作状态；S3,获得工作状态对延时的影响大小,并根据影响大小对同构路径按预设规则进行排序；S4,对部分同构路径进行时序分析,对另一部分同构路径复用已进行时序分析的时序分析结果。另一方面,本公开还提供了一种电路老化时序分析系统。本公开中的方案根据工作状态对路径延时的影响大小对同构的路径进行排序,根据路径的排序仅对部分路径进行时序分析,对其他未进行时序分析的部分路径复用已进行时序分析的路径的时序分析结果,在确保时序分析精度的基础上提供了集成芯片的时序分析速度。(The present disclosure provides a circuit aging timing analysis method, including: s1, obtaining a isomorphic path in the circuit; s2, analyzing the isomorphic path to obtain the working state of the isomorphic path; s3, obtaining the influence of the working state on the time delay, and sequencing isomorphic paths according to the influence according to a preset rule; and S4, performing time sequence analysis on part of isomorphic paths, and multiplexing the time sequence analysis results of the time sequence analysis on the other part of isomorphic paths. On the other hand, the disclosure also provides a circuit aging time sequence analysis system. The scheme in the disclosure sequences isomorphic paths according to the influence of the working state on the path delay, only performs time sequence analysis on partial paths according to the sequencing of the paths, multiplexes the time sequence analysis results of the paths which have been subjected to the time sequence analysis on other partial paths which are not subjected to the time sequence analysis, and provides the time sequence analysis speed of the integrated chip on the basis of ensuring the time sequence analysis precision.)

一种电路老化时序分析方法及系统

技术领域

本公开涉及电路时序分析技术领域，尤其涉及一种电路老化时序分析方法及系统。

背景技术

传统加速SoC时序分析的方法之一是检测同构路径，即对两条或多条路径上各自的电路单元及电路单元相互之间的连接关系所构成的图G(V，E)检测他们是否同构的，对同构的若干条路径仅对其中一条路径进行时序分析，同构的其余路径复用其中一条路径的时序分析结果。器件老化对电路时序影响可忽略，且实际工作电压一致时，这种同构检测同构路径，复用其中一条路径时序分析结果的是分析加速方法是可行的。随着集成电路工艺特征尺寸的缩小，器件老化明显，对路径时序的影响不可忽略，且对于结构和连接关系同构的不同路径，因其工作历史过程上输入信号的高低电平分布不同等原因导致同构的不同路径上对应的若干器件的受压和恢复的历史不一致，因此在同一时间点上原本对应相同的器件处于不同的老化状态，使得这些同构的路径呈现不同的时序，因而使得现有同构检测同构路径、复用一条路径时序分析结果的时序分析加速方法变得不可行。对于宽可变电压工作的电路，电路在较高电压下工作所导致的老化累积对电路切换到低电压、特别是亚阈值电压工作时的时序有很显著的影响，现有的这种时序分析加速方法会导致明显的误差甚至时序分析错误。电路在较高电压工作时，器件工作在超阈值区，电源线上的IR压降导致电路单元实际工作电压与设计工作电压的偏移对电路单元的延时偏差影响很小，因为器件工作在Ids-Vds关系曲线的饱和区，该区域的电流随Vds的增加而呈微小的线性变化。电路在较低电压、特别是亚阈值工作时，器件工作在亚阈值区，电源线上的IR压降导致电路单元实际工作电压与设计工作电压的偏移尽管很小，但对电路单元的延时偏差影响显著，因为器件工作在Ids-Vgs关系曲线的亚阈值区，该区域的电流与工作电压呈指数变化关系。因此，现有这种同构检测同构路径，复用其中一条路径时序分析结果的分析加速方法因电源线上的IR压降不同导致不同路径上的电路单元实际工作电压不同，这种实际工作电压差异导致低电压工作路径延时差异显著增大，现有的这种时序分析加速方法会导致明显的误差甚至时序分析错误。

发明内容

(一)要解决的技术问题

本公开提供了一种电路老化时序分析方法及系统，至少解决以上技术问题。

(二)技术方案

本公开提供了一种电路老化时序分析方法，包括：S1，获取电路中同构路径；S2，对同构路径进行分析，以获得同构路径的工作状态；S3，获得工作状态对延时的影响大小，并根据影响大小对同构路径按预设规则进行排序；S4，对部分同构路径进行时序分析，对另一部分同构路径复用已进行时序分析的时序分析结果。

可选地，步骤S2包括：对电路进行IR分析，以获得每一时序路径上每一电路单元的实际工作电压；和/或对电路进行热力分析，以获得每一时序路径上每一电路单元的每一器件的实际工作温度；和/或对电路进行逻辑仿真分析，以获得每一器件的特征参数，进而获得电路设计工作寿命时间点器件的老化状态，其中，特征参数包括器件控制信号的频率、时间占空比、高电平所对应的电压值。

可选地，获得工作状态对延伸的影响大小包括：获得实际工作电压偏离设计工作电压所导致的延时漂移；和/或获得实际工作温度偏离设计工作温度所导致的延时漂移；和/或获得器件老化偏离器件0老化所导致的延时漂移。

可选地，预设规则包括从小到大或从大到小。

可选地，步骤S4具体为对顺序排列的同构路径从一端开始进行时序分析，直至临界路径，未进行时序分析的同构路径的时序分析复用临界路径的时序分析结果，其中，临界路径为满足时序要求与不满足时序要求转变的同构路径。

可选地，步骤S4还包括：对顺序排列的同构路径的中间位置m处的路径进行时序分析。

可选地，步骤S4包括：当顺序为从小到大，若中间位置m符合时序要求时，则将第1条至第m-1条时序路径复用第m条路径的时序分析结果，对第m+1条至顺序排列中最后一条路径进行时序分析；若中间位置m不符合时序要求，则将第m+1条至顺序排列中最后一条路径复用第m条路径的时序分析结果，对第1条至第m-1条时序路径进行时序分析。

可选地，步骤S4还包括：当顺序为从大到小，若中间位置m满足时序要求，将第m+1条至顺序排列中最后一条路径复用第m条路径的时序分析结果，对第1条至第m-1条时序路径进行时序分析；若中间位置m不满足时序要求，则将第1条至第m-1条时序路径复用第m条时序路径的分析结果，对第m+1条至顺序排列中最后一条进行时序分析。

此处需要说明的是，中间位置可以是顺序排列的同构路径中第一条路径和最后一条路径之间的任一路径所在的位置。理想情况下可选取顺序排列的同构路径中与第一条路径和最后一条路径等距离或接近等距离的路径其所在位置作为中间位置，如此以二分法和分析结果复用相结合加速对顺序排列的同构路径的时序分析。

另一方面，本公开还提供了一种电路老化时序分析系统，包括：获取模块，用于获取电路中同构路径；分析模块，用于对同构路径进行分析，以获得同构路径的工作状态；排序模块，用于获得工作状态对延时的影响大小，并根据影响大小对同构路径按预设规则进行排序；处理模块，用于对部分同构路径进行时序分析，对另一部分同构路径复用已进行时序分析的时序分析结果。

可选地，分析模块包括：IR分析模块，用于对电路进行IR分析，以获得每一时序路径上每一电路单元的实际工作电压；和/或热力分析模块，用于对电路进行热力分析，以获得每一时序路径上每一电路单元的每一器件的实际工作温度；和/或仿真分析模块，用于对电路进行逻辑仿真分析，以获得每一器件的特征参数，进而获得电路设计工作寿命时间点器件的老化状态，其中，特征参数包括器件控制信号的频率、时间占空比、高电平所对应的电压值。

(三)有益效果

本公开的电路老化时序分析方法及系统，在检测出电路中的同构路径的基础上，根据电路路径上电路单元的工作电压、工作温度、器件的老化状态等路径工作状态对同构的路径进行细分，根据工作状态对路径延时的影响大小对同构的路径进行排序，根据路径的排序仅对部分路径进行时序分析，对其他未进行时序分析的部分路径复用已进行时序分析的路径的时序分析结果，在确保时序分析精度的基础上提供了集成芯片的时序分析速度。

附图说明

图1示意性示出了根据本公开实施例的电路老化时序分析方法的步骤图；

图2示意性示出了根据本公开实施例的电路工作状态分析流程图；

图3示意性示出了根据本公开实施例的工作状态对延时的影响大小的计算流程图；

图4示意性示出了根据本公开实施例的按工作状态对路径延时影响从小到大排序的时序路径；

图5示意性示出了根据本公开实施例的按工作状态对路径延时影响从大到小排序的时序路径；

图6示意性示出了根据本公开实施例的当同构路径为从小到大排列时，从影响最小的时序路径开始时序分析的示意图；

图7示意性示出了根据本公开实施例的当同构路径为从大到小排列时，从影响最小的时序路径开始时序分析的示意图；

图8示意性示出了根据本公开实施例的与图6对应的电路老化时序分析方法的示意图；

图9示意性示出了根据本公开实施例的与图7对应的电路老化时序分析方法的示意图；

图10示意性示出了根据本公开实施例的当同构路径为从小到大排列时，从影响最大的时序路径开始时序分析的示意图；

图11示意性示出了根据本公开实施例的当同构路径为从大到小排列时，从影响最大的时序路径开始时序分析的示意图；

图12示意性示出了根据本公开实施例的与图10对应的电路老化时序分析方法的示意图；

图13示意性示出了根据本公开实施例的与图11对应的电路老化时序分析方法的示意图；

图14示意性示出了根据本公开实施例的当同构路径为从小到大排列时，从中间同构路径开始时序分析的示意图；

图15示意性示出了根据本公开实施例的当同构路径为从大到小排列时，从中间同构路径开始时序分析的示意图；

图16示意性示出了根据本公开实施例的当中间路径满足时序要求且同构路径序列从小到大排列时电路老化时序分析方法的示意图；

图17示意性示出了根据本公开实施例的当中间路径不满足时序要求且同构路径序列从小到大排列时电路老化时序分析方法的示意图；

图18示意性示出了根据本公开实施例的当中间路径满足时序要求且同构路径序列从大到小排列时电路老化时序分析方法的示意图；

图19示意性示出了根据本公开实施例的当中间路径不满足时序要求且同构路径序列从大到小排列时电路老化时序分析方法的示意图。

具体实施方式

本公开在检测出电路中的通过路径基础上，根据路径上电路单元的工作电压、器件老化状态、器件位置处的温度等路径工作状态，对同构的路径进行细分，根据工作状态根据路径延时的影响大小对同构路径进行排序，根据路径的排序仅对部分路径进行时序分析，对其他未进行时序分析的部分路径复用已进行时序分析的路径的时序分析结果，在确保时序分析精度的基础上提高集成电路芯片(System-on-a-Chip，SoC)的时序分析速度。

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

本公开提供了一种电路老化时序分析方法，如图1所示，包括：S1，获取电路中同构路径；S2，对同构路径进行分析，以获得同构路径的工作状态；S3，获得工作状态对延时的影响大小，并根据影响大小对所述同构路径按预设规则进行排序；S4，对满足预设条件的同构路径进行时序分析，对不满足预设条件的同构路径复用已进行时序分析的对应的时序分析结果。

其中，S1，获取电路中同构路径。

检测出电路中的同构路径可以基于电路内电路单元/器件及其连接关系建立图G(V，E)。基于图论有关的路径搜索算法发现每一器件及其前端电路所构成的时序路径，每一时序路径在G(V，E)为一子图subG(V，E)，根据子图同构算法对不同路径所对应的子图进行同构检查，若两子图同构，则所对应的两时序路径同构。在SoC内会存在多组同构时序路径，每组同构时序路径内存在两条或者多条同构的时序路径，他们各自的电路单元及电路单元相互之间的连接关系所构成的子图subG(V，E)是同构的。

S2，对同构路径进行分析，以获得同构路径的工作状态。

本公开实施例中工作状态包括每一电路单元的实际工作电压，每一器件的工作温度、控制信号的频率、时间占空比、高电平所对应的电压值等。因此获得同构路径的工作状态可以为，如图2所示：

对整个电路进行电源线、低线网络上寄生电阻所导致的电压降(IR)分析，以获得每一时序路径上每一电路单元的实际工作电压；和/或

对整个电路间热分布分析，确定每一时序路径上每一电路单元内每一器件的实际工作温度；和/或

对整个电路进行覆盖典型应用的逻辑仿真分析，确定每一器件尤其是MOS器件栅极控制信号的频率、时间占空比、高电平所对应的电压值等参数，并可以结合上述分析所得的器件的实际工作温度以计算整个电路在设计工作寿命时间点器件的老化状态。

S3，获得工作状态对延时的影响大小，并根据影响大小对所述同构路径按预设规则进行排序。

其中，获得工作状态对延时的影响大小可以包括(如图3所示)步骤A1，和/或A2，和/或A3，其中：

步骤A1，获得实际工作电压偏离设计工作电压所导致的延时漂移。

估算实际工作电压偏离设计工作电压所导致的延时漂移可以采用如下公式计算：

电压偏离对电路单元延时的影响＝实际工作电压代入电路单元延时估算模型计算所得延时-以设计工作电压代入电路单元延时估算模型计算所得延时

其中，电路单元延时估算模型可以根据电压值计算得到电压对延时的影响。累计电压偏离对同一时序路径上所有电路单元延时的影响得到电压偏移对该时序路径延时的影响。

步骤A2，获得实际工作温度偏离设计工作温度所导致的延时漂移。

估算器件实际工作温度偏离设计工作温度所导致的延时漂移可以采用如下公式：

温度偏离对电路单元延时的影响＝实际工作温度代入电路单元延时估算模型计算所得延时-以设计工作温度代入电路单元延时估算模型计算所得延时

其中，电路单元延时估算模型可以根据温度值计算得到温度对延时的影响。累计温度偏离对同一时序路径上所有电路单元延时影响得到温度偏离对该时序路径延时的影响。

步骤A3，获得器件老化偏离器件0老化所导致的延时漂移。

估算器件老化偏离所导致的延时漂移可以采用如下公式计算：

器件老化偏离对电路单元延时的影响＝器件实际老化状态代入电路单元延时估算模型计算所得延时-以器件0老化状态代入电路单元延时估算模型计算所得延时

其中，电路单元延时估算模型可以根据电路老化状态计算得到电路老化对延时的影响。累计器件老化偏离对同一时序路径上所有电路单元延时的影响得到器件老化偏离对该时序路径延时的影响。

根据实际工作电偏移对该时序路径延时的影响、温度偏移对该时序路径延时的影响、器件老化偏移对该时序路径延时的影响，求得实际工作电压偏移、器件工作温度偏移、老化状态偏移对该时序路径延时的影响。或者整体估算实际工作电压偏移设计工作电压、器件实际工作温度偏移设计工作温度、器件老化偏离等所导致的延时漂移，计算公式如下：

电路单元延时的影响＝器件实际工作电压、实际工作温度、实际老化状态代入电路单元延时估算模型计算所得延时-以器件设计工作电压、设计工作温度、0老化状态代入电路单元延时估算模型计算所得延时

累计电压偏移、温度偏移、老化状态偏移对同一时序路径上所有电路单元延时的影响得到实际工作电压偏移、器件工作温度偏移、老化状态偏移对该时序路径延时的影响。

根据影响大小对同构路径按预设规则进行排序，其中，预设规则可以为从小到大或从大到小。可以采用排序算法获得路径工作状态对延时的影响从小到大(如图4所示)或从大到小(如图5所示)排序的同构时序路径。

S4，对部分同构路径进行时序分析，对另一部分同构路径复用已进行时序分析的时序分析结果。

对顺序排列的同构路径可以从一端开始进行时序分析，直至临界路径，未进行时序分析的同构路径的时序分析复用所述临界路径的时序分析结果，其中，界路径为满足时序要求与不满足时序要求转变的同构路径。例如，可以从路径工作状态对延时的影响最小的路径开始(如图6和图7所示)，如图6所示，当同构路径为从小到大排列时，影响最小的路径为第1条同构路径，如图7所示，当同构路径为从大到小排列时，影响最小的路径为第N条同构路径。图8与图6对应，当从第1条同构路径进行时序分析时，第1条至第i-1条路径符合时序要求，而第i条同构路径不符合时序要求，则第i条同构路径为临界路径，对第i+1条至第N条时序路径复用第i条时序路径的时序分析结果。图9与图7对应，当从第N条同构路径进行时序分析时，第i+1条至第N条同构路径符合时序要求，第i条同构路径不符合时序要求，则第i条同构路径为临界路径，对第N条至第i+1条时序路径进行时序分析，对第1至第i-1条时序路径复用第i条时序路径的时序分析结果。

还可以从路径工作状态对延时的影响最大的路径开始(如图10和图11所示)，如图10所示，当同构路径为从小到大排列时，影响最大的路径为第N条同构路径；如图11所示，当同构路径为从大到小排列时，影响最大的路径为第1条同构路径。图12与图10对应，当从第N条时序路径进行时序分析时，第i+1条至第N条同构路径不符合时序要求，第i条同构路径符合时序要求，则第i条同构路径为临界路径，对第1至第i-1条时序路径复用第i条时序路径的时序分析结果。图13与图11对应，当从第1条时序路径进行时序分析时，第1至第i-1条时序路径不符合时序要求，第i条同构路径符合时序要求，则第i条同构路径为临界路径，对第i+1条至第N条时序路径复用第i条时序路径的时序分析结果。

对部分同构路径进行时序分析，还可以从中间位置首先进行时序分析：

对顺序排列的同构路径的中间位置m处的路径进行时序分析。从顺序排列的路径中选取中间位置m所对应的路径(如图14和图15)，例如，对于同构的N条路径，理想地可选取中间位置m＝N/2或者m＝N/2+1，对第m条路径进行时序分析，根据第m条路径是否满足时序要求分别决定第1条至第m-1条路径的时序分析和第m+1至第N条路径的时序分析。

当同构的N条时序路径按路径工作状态对延时的影响大小从小到大顺序排列时，若第m条路径满足时序要求(如图16所示)，则：后续不对第1条至第m-1条时序路径进行时序分析，对第1条至第m-1条时序路径复用第m条路径的时序分析结果，对第m+1条至第N条时序路径进行时序分析。否则，若第m条路径不满足时序要求(如图17所示)，后续不对第m+1条至第N条时序路径进行时序分析，第m+1条至第N条时序路径复用第m条路径的时序分析结果，对第1条至第m-1条时序路径进行时序分析。

当同构的N条时序路径按路径工作状态对延时的影响大小从大到小顺序排列时：若第m条路径满足时序要求(如图18所示)，则后续不对第m+1条至第N条时序路径进行时序分析，对第m+1条至第N条时序路径复用第m条路径的时序分析结果，对第1条至第m-1条时序路径进行时序分析。否则，若第m条路径不满足时序要求(如图19所示)，后续不对第1条至第m-1条时序路径进行时序分析，第1条至第m-1条时序路径复用第m条路径的时序分析结果，对第m+1条至第N条时序路径进行时序分析。

此处需要说明的是，中间位置可以是顺序排列的同构路径中第一条路径和最后一条路径之间的任一路径所在的位置。理想情况下可选取顺序排列的同构路径中与第一条路径和最后一条路径等距离或接近等距离的路径其所在位置作为中间位置，如此以二分法和分析结果复用相结合加速对顺序排列的同构路径的时序分析。

本公开另一方面还提供了一种电路老化时序分析系统，包括：

获取模块例如可以执行如图1所示的步骤S1，用于获取电路中同构路径；

分析模块例如可以执行如图1所示的步骤S2，用于对同构路径进行分析，以获得同构路径的工作状态；

排序模块例如可以执行如图1所示的步骤S3，用于获得工作状态对延时的影响大小，并根据影响大小对同构路径按预设规则进行排序；

处理模块例如可以执行如图1所示的步骤S4，用于对部分同构路径进行时序分析，对另一部分同构路径复用已进行时序分析的时序分析结果。

其中，分析模块包括：

IR分析模块，用于对所述电路进行IR分析，以获得每一时序路径上每一电路单元的实际工作电压；和/或

热力分析模块，用于对所述电路进行热力分析，以获得每一时序路径上每一电路单元的每一器件的实际工作温度；和/或

仿真分析模块，用于对所述电路进行逻辑仿真分析，以获得每一器件的特征参数，进而获得所述电路设计工作寿命时间点器件的老化状态，其中，所述特征参数包括器件控制信号的频率、时间占空比、高电平所对应的电压值。

获得工作状态对延伸的影响大小包括：获得实际工作电压偏离设计工作电压所导致的延时漂移；和/或获得实际工作温度偏离设计工作温度所导致的延时漂移；和/或获得器件老化偏离器件0老化所导致的延时漂移。

本公开的电路老化时序分析方法及系统，在检测出电路中的同构路径的基础上，根据电路路径上电路单元的工作电压、工作温度、器件的老化状态等路径工作状态(此处的工作状态有别于路径上电路单元/节点的逻辑状态)对同构的路径进行细分，根据工作状态对路径延时的影响大小对同构的路径进行排序，根据路径的排序仅对部分路径进行时序分析，对其他未进行时序分析的部分路径复用已进行时序分析的路径的时序分析结果，在确保时序分析精度的基础上提供了集成芯片的时序分析速度。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。