阅读说明：本技术 一种电路长期时序可靠性分析方法及系统 (Method and system for analyzing long-term timing sequence reliability of circuit ) 是由 吴玉平 陈岚 于 2020-06-23 设计创作，主要内容包括：本公开提供了一种电路长期时序可靠性分析方法及系统,方法包括：S1,建立电路单元的特征化时序数据与有效受压工作时间的对应关系；S2,建立有效受压工作时间与上层电路工作时间之间的对应关系；S3,建立以上层电路工作时间为变量的电路时序可靠性关系式；S4,根据电路时序可靠性关系式获取上层电路工作时间的最大值。在对电路进行长期时序可靠性分析过程中,考虑了电路中各电路单元的老化状态,使得电路单元特征化数据更加精确丰富,更加精准的表征老化过程中电路单元的特征,使得电路长期时序可靠性分析更加准确。(The invention provides a method and a system for analyzing long-term time sequence reliability of a circuit, wherein the method comprises the following steps: s1, establishing the corresponding relation between the characteristic time sequence data of the circuit unit and the effective pressed working time; s2, establishing a corresponding relation between the effective pressed working time and the working time of the upper circuit; s3, establishing a circuit time sequence reliability relational expression with the upper layer circuit working time as a variable; and S4, acquiring the maximum value of the working time of the upper layer circuit according to the circuit time sequence reliability relational expression. In the process of analyzing the long-term time sequence reliability of the circuit, the aging state of each circuit unit in the circuit is considered, so that the characteristic data of the circuit units is more accurate and abundant, the characteristics of the circuit units in the aging process are more accurately represented, and the long-term time sequence reliability of the circuit is more accurate.)

一种电路长期时序可靠性分析方法及系统

技术领域

本公开涉及电路长期时序可靠性分析技术领域，尤其涉及一种电路长期时序可靠性分析方法和系统。

背景技术

电路时序分析是集成电路设计流程中的重要步骤，目前的电路时序分析所依赖的电路单元特征化数据为固定数据，与器件老化状态无关。对于长期工作的电路，其中的半导体器件因为热载流子注入(HCl)和栅偏置温度不稳定性(BTI)效应的累积使得相关器件的阈值电压和载流子迁移率发生比较明显的漂移，进而导致器件性能退化，电路单元的性能也随之出现退化，原理表征电路单元特征化的固定数据自然不能精确表征老化过程中的电路单元的特征。因此，目前的电路单元特征化固定数据不能支持精确的进行电路长期时序可靠性分析。对电路单元不同老化状态进行特征化，在进行不同老化状态的时序分析，时间开销很大，在用于对片上系统的集成电路设计进行长期时序可靠性分析时，路径数量规模很大，分析时需要花费很长的时间。

发明内容

(一)要解决的技术问题

本公开提供了一种电路长期时序可靠性分析方法和系统，至少解决集成电路设计过程中长期时序可靠性分析问题。

(二)技术方案

本公开提供了一种电路长期时序可靠性分析方法，包括：S1，建立电路单元的特征化时序数据与有效受压工作时间的对应关系；S2，建立有效受压工作时间与上层电路工作时间之间的对应关系；S3，建立以上层电路工作时间为变量的电路时序可靠性关系式；S4，根据电路时序可靠性关系式获取上层电路工作时间的最大值。

可选地，上述电路长期时序可靠性分析方法，还包括：

S5，将上层电路工作时间的最大值与设计所要求的工作时间进行比较，若上层电路工作时间的最大值大于或等于设计所要求的工作时间，则所检测的电路路径符合电路长期时序可靠性要求；否则，所检测的电路路径不符合电路长期时序可靠性要求。

可选地，步骤S2中建立有效受压工作时间与上层电路工作时间之间的对应关系，包括：S21，对上层电路进行逻辑仿真，获得仿真结果；S22，根据仿真结果获得预设时间内上层电路中各器件的有效受压工作时间；S23，获得上层电路工作时间与各器件的有效受压工作时间。

可选地，上述电路长期时序可靠性分析方法还包括对电路进行热分析，以确定电路各位置的温度。

可选地，上述对电路进行热分析包括：对电路进行逻辑仿真，获得仿真结果；根据仿真结果获得所述电路的热源；根据逻辑仿真获得的热源位置在电路中对应位置设置热源；对电路进行热仿真分析，获得电路中各电路单元及器件位置处的温度。

可选地，电路单元的特征化时序数据为温度的函数。

可选地，上述电路长期时序可靠性分析方法还包括对所述电路进行电源线、地线上寄生电阻所导致的电压降分析，以确定所述电路中各单元电路的实际工作电压。

可选地，电路单元的特征化时序数据为实际工作电压的函数。

可选地，上述电路长期时序可靠性分析方法还包括：优化电路单元中老化较快的器件的尺寸以延长上层电路工作时间的最大值。

另外，本公开还提供了一种电路长期时序可靠性分析系统，包括：第一建立模块，用于建立电路单元的特征化时序数据与有效受压工作时间的对应关系；第二建立模块，用于建立有效受压工作时间与上层电路工作时间之间的对应关系；第三建立模块，用于建立以上层电路工作时间为变量的电路时序可靠性关系式；获取模块，用于根据电路时序可靠性关系式获得上层电路工作时间的最大值。

可选地，上述电路长期时序可靠性分析系统还包括：比较模块，用于将上层电路工作时间的最大值与设计所要求的工作时间进行比较，若上层电路工作时间的最大值大于或等于设计所要求的工作时间，则所检测的电路路径符合电路长期时序可靠性要求；否则，所检测的电路路径不符合电路长期时序可靠性要求。

可选地，第二建立模块包括：仿真模块，用于对上层电路进行逻辑仿真，获得仿真结果；第一获得模块，用于根据仿真结果获得预设时间内上层电路中各器件的有效受压工作时间；第二获得模块，用于获得上层电路工作时间与各器件的有效受压工作时间。

(三)有益效果

本公开提供了一种电路长期时序可靠性分析方法和系统，在对电路进行长期时序可靠性分析过程中，考虑了电路中各电路单元的老化状态，使得电路单元特征化数据更加精确丰富，更加精准的表征老化过程中电路单元的特征，使得电路长期时序可靠性分析更加准确。

附图说明

图1示意性示出了根据本公开实施例的电路长期时序可靠性分析方法的步骤图；

图2示意性示出了根据本公开实施例的电路中数据建立过程的示意图；

图3示意性示出了根据本公开实施例的电路中数据保持过程的示意图；

图4示意性示出了根据本公开实施例的电路长期时序可靠性分析系统的框图。

具体实施方式

本公开提供了一种电路长期时序可靠性分析方法，包括：S1，建立电路单元的特征化时序数据与有效受压工作时间的对应关系；S2，建立有效受压工作时间与上层电路工作时间之间的对应关系；S3，建立以上层电路工作时间为变量的电路时序可靠性关系式；S5，根据电路时序可靠性关系式获取上层电路工作时间的最大值。

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

现有长期时序可靠性检测方法需要在所有可能老化状态下分别检查路径时序是否符合要求，一是分析时间长，二是对大规模电路这种方法不可行，而本申请中的方法避免了对老化状态显式进行时序分析，通过求解满足条件的电路老化状态(时间)隐式地确定了符合条件的最坏老化状态(时间)，而没有被覆盖的老化状态(时间)则是不符合时序条件的，与现有长期时序可靠性检查方法相比，节约了时间，加速时序分析过程，特别是加速芯片级长期时序可靠性分析。

本公开实施例中的电路包括REG1、REG2以及Comb Logic，其中，REG1和REG2分别为源寄存器和目标寄存器，Comb Logic为REG1和REG2之间数据连通的组合逻辑电路，一般由若干个基本电路单元组成。

在电路设计过程中，需要满足数据建立时间和数据保存时间，因此在数据建立过程中需要满足电路时序可靠性关系式，在数据保存过程中同样需要满足电路时序可靠性关系式。

S1，建立电路单元的特征化时序数据与有效受压工作时间的对应关系。本公开实施例中电路单元的特征化时序数据为有效受压工作时间作为变量的函数表达式，如本公开实施例中的Tcell，i、TCO、TSU、TH等等，其可以是一次项函数、多次项函数或折线函数等。电路单元的特征化时序数据还可以为温度作为变量的函数表达式，可以是一次项函数、多次项函数或折线函数等，建立电路路径满足长期时序可靠性条件的不等式时将温度作为变量的电路单元特征化函数带入路径时序不等式。

S2，建立有效受压工作时间与上层电路工作时间之间的对应关系；S3，建立以上层电路工作时间为变量的电路时序可靠性关系式；

具体的，在数据建立过程中，如图2所示：

TCLK1为时钟信号CLK上升沿至寄存器REG1时钟输入端CLK(REG1.CLK)的延时时间；

TCO为寄存器REG1时钟输入端CLK(REG1.CLK)信号上升沿至数据传输至寄存器REG1输出端Q(REG1.Q)之间的延时时间，包括寄存器的内部逻辑延时和数据输出缓冲延时；

Tdata为数据从寄存器REG1输出端Q(REG1.Q)传输至寄存器REG2数据输入端D(REG2.D)的延时时间；

TCK2为时钟信号CLK上升沿至寄存器REG2时钟输入端CLK(REG2.CLK)的延时时间；

TSU为寄存器REG2的时钟信号输入端CLK(REG2.CLK)上时钟信号上升沿之前寄存器REG2的数据信号输入端D(REG2.D)上数据信号必须保持稳定的最小时间；

Tsetup_slack为建立时间余量，为数据到达寄存器REG2数据输入端D(REG2.D)的时间点到最小建立时间TSETUP所对应时间点之间的距离，值为正(数据到达时间点在TSETUP所对应时间点左侧)时表示满足时序要求，值为负(数据到达时间点在TSETUP所对应时间点右侧)时表示不满足时序要求；

TCLK2-TCLK1定义为REG2.CLK和REG1.CLK之间的时钟偏差TSKEW；

TLaunch_Edge为数据从源寄存器REG1在时钟信号边沿发射时间点；

TLatch_Edge为目标寄存器REG2在时钟信号边沿锁存数据的时间点；

TLatch_Edge-TLaunch_Edge＝T为时钟信号周期。

Tsetup_slack＝T+TSKEW-TSU-TCO-Tdata

因此，数据建立过程中满足时序要求时必须满足以下电路时序可靠性关系式：

T+TSKEW-TSU-TCO-Tdata≥0 (1)

在数据保持过程中，如图3所示：

TH就是时钟有效沿到来之后数据必须保持稳定的最小时间；

Thold————ck为保持时间余量，为数据保持最小时间点到寄存器REG2数据输入端D(REG2.D)数据变化时间点之间的距离，Thold————ck＝TSKEW+TCO+Tdata-TH。该值为正(TH在数据变化时间点的左侧)时表示满足时序要求，值为负(TH在数据变化时间点右侧)时表示不满足时序要求。因此，满足时序要求时，必须满足电路时序可靠性关系式：

TSKEW+TCO+Tdata-TH≥0 (2)

Tdata是数据信号从REG1.Q至REG2.D路径上所历经的基本单元电路的延时之和：

Tdata＝∑Tcell，i i＝1，2，…，N

Tcell，i为基本单元i在有效受压工作时间为t时刻的特征化的延时数据，其以有效受压工作时间作为变量的函数表达式可如下表示：

Tcell，i＝Tcell，i，0*Fcell，i(t)

其中，Tcell，i，0是有效受压工作时间为0时刻的特征化的延时数据，Fcell，i(t)为有效受压工作时间为t时刻电路单元性能指标衰退程度，Fcell，i(0)＝1。

寄存器随工作电压变化的特征化延时数据TCO表达式：

TCO＝TCO，0*Ftco(t)

其中，TCO，0是有效受压工作时间为0时刻的TCO特征化的延时数据，Ftco(t)为有效受压工作时间为t时刻寄存器TCO性能指标衰退程度，Ftco(0)＝1。

寄存器随工作电压变化的特征化数据TSU表达式：

TSU＝TSU，0*Ftsu(t)

其中，TSU，0是有效受压工作时间为0时刻的TSU特征化的延时数据，Ftsu(t)为有效受压工作时间为t时刻寄存器TSU性能指标衰退程度，Ftsu(0)＝1。

寄存器随工作电压变化的特征化数据TH表达式：

TH＝TH，0*Fth(t)

其中，TH，0是有效受压工作时间为0时刻的TH特征化的延时数据，Fth(t)为有效受压工作时间为t时刻寄存器TH性能指标衰退程度，Fth(0)＝1。

S4，根据电路时序可靠性关系式获取上层电路工作时间的最大值。

具体的，将以有效受压工作时间t作为变量的特征化数据表达式代入电路时序可靠性关系式(1)得：

T+TSKEW-TSU，0*Ftsu(t)-TCO，0*Ftco(t)

-∑[Tcell，i，0*Fcell，i(t)]≥0

利用数值解法对其进行求解，获得满足上述不等式条件的有效受压工作时间最大值t1max，其对应路径能正常工作的极限老化状态。

t≤t1max (3)

将以有效受压工作时间t作为变量的特征化数据表达式带入电路时序可靠性关系式(2)：

TSKEW+TCO，0*Ftco(t)

+∑[Tcell，i，0*Ftcell，i(t)]-TH，0*Fth(t)≥0

利用数值解法对其进行求解，获得满足上述不等式条件的有效受压工作时间最大值t2max，其对应路径能正常工作的极限老化状态关系式为：

t≤t2max (4)

根据不等(3)和(4)确定路径能正常工作的上层电路工作时间的最大值：

tmax＝min(t1max，t2max)

将所求得的路径能正常工作的上层电路工作时间的最大值与设计所要求的工作时间tspecmax进行比较，若上层电路工作时间的最大值大于或等于设计所要求的工作时间，则所检测的电路路径符合电路长期时序可靠性要求；否则，所检测的电路路径不符合电路长期时序可靠性要求。

其中，步骤S2中建立有效受压工作时间与上层电路工作时间之间的对应关系，可以采用如下步骤：

S21，对上层电路进行逻辑仿真，获得仿真结果；

S22，根据仿真结果获得预设时间内上层电路中各器件的有效受压工作时间；可以对电路进行逻辑仿真分析，基于逻辑仿真结果分析一定预设时间内路径上各单元内器件的有效受压时间。

S23，获得上层电路工作时间与各器件的有效受压工作时间。根据逻辑仿真时间和路径上各单元内器件有效受压时间建立上层电路工作时间与各器件的有效受压工作时间之间的函数关系。

本公开实施例的电路长期时序可靠性分析方法还包括对电路进行热分析，以确定电路各位置的温度，具体的：

步骤1：对所电路进行逻辑仿真，获得仿真结果；

步骤2：根据仿真结果获得电路的热源；

步骤3：根据逻辑仿真获得的热源位置在电路中对应位置设置热源；

步骤4：对电路进行热仿真分析，获得电路中各电路单元及器件位置处的温度。

建立电路时序可靠性关系式时，将温度作为变量的特征化时序数据代入电路时序可靠性关系式，从而使得时序分析因考虑了具***置的温度而更精确。

本公开实施例的电路长期时序可靠性分析方法还包括对电路进行电源线、地线上寄生电阻所导致的电压降分析，以确定电路中各单元电路的实际工作电压。

建立电路时序可靠性关系式时，将电路单元实际工作电压作为变量的特征化时序数据代入电路时序可靠性关系式，从而使得时序分析因考虑了具***置的电路单元的实际工作电压而更精确。

进一步的可以优化电路单元中老化较快的器件的尺寸以延长上层电路工作时间的最大值。

另一方面，本公开提供了一种电路长期时序可靠性分析系统，如图4所示，包括：

第一建立模块410例如可知执行如图1所示的步骤S1，用于建立电路单元的特征化时序数据与有效受压工作时间的对应关系；

第二建立模块420例如可知执行如图1所示的步骤S2，用于建立有效受压工作时间与上层电路工作时间之间的对应关系；

第三建立模块430例如可知执行如图1所示的步骤S3，用于建立以上层电路工作时间为变量的电路时序可靠性关系式；

获取模块例440如可知执行如图1所示的步骤S4，用于根据电路时序可靠性关系式获得上层电路工作时间的最大值。

该电路长期时序可靠性分析系统还包括：比较模块，用于将上层电路工作时间的最大值与设计所要求的工作时间进行比较，若上层电路工作时间的最大值大于或等于设计所要求的工作时间，则所检测的电路路径符合电路长期时序可靠性要求；否则，所检测的电路路径不符合电路长期时序可靠性要求。

上述第二建立模块包括：

仿真模块，用于对上层电路进行逻辑仿真，获得仿真结果；

第一获得模块，用于根据仿真结果获得预设时间内上层电路中各器件的有效受压工作时间；

第二获得模块，用于获得上层电路工作时间与各器件的有效受压工作时间。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。