阅读说明：本技术 考虑多输入切换的操作时序分析装置和方法 (Operation timing analysis apparatus and method considering multi-input switching ) 是由 金汶洙 于 2019-09-06 设计创作，主要内容包括：提供一种考虑多输入切换(MIS)的半导体器件的操作时序分析装置,包括：时序输入单元,其生成构成半导体器件的多个单元中的每一个的MIS模型；以及MIS分析器,其接收多个单元中的每一个的时序数据并基于MIS模型和时序数据动态地计算MIS系数。(There is provided an operation timing analysis apparatus of a semiconductor device considering Multiple Input Switching (MIS), including: a timing input unit that generates a MIS model of each of a plurality of cells constituting the semiconductor device; and a MIS analyzer that receives the time series data of each of the plurality of cells and dynamically calculates MIS coefficients based on the MIS model and the time series data.)

考虑多输入切换的操作时序分析装置和方法

相关申请的交叉引用

要求于2019年1月25日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2019-0009811号的优先权，其主题通过引用结合于此。

技术领域

本发明构思的实施例涉及提供与包括提供多输入切换(MIS)的元件或组件的半导体器件有关的操作时序分析的装置和方法。

背景技术

当代半导体器件在其设计、性能表征、制造和操作方面非常复杂。各种各样的电信号在各种电路、子电路、组件、电路元件等(以下统称为“元件”)之间被产生、传输、路由和接收(以下统称为“通信”)。示例性半导体元件至少包括诸如与、与非、或、或非门的逻辑元件，以及它们的组合(例如，所谓的“与-或-反相”或“AOI”门)。

一些半导体元件仅接收单个信号输入(单输入切换或SIS)，而其他半导体元件接收多个信号输入(多输入切换或MIS)。这里，许多MIS元件包括响应于一个或多个信号并行操作的多个晶体管。一般而言，与MIS元件相关联的信号延迟比与SIS元件相关联的信号延迟短。

考虑到当代半导体器件的设计中所涉及的总体复杂性，在该过程中许多自动化工具被使用并不奇怪。在这种电子设计自动化(EDA)工具中，必须理解各种信号传播考虑因素和信号时序关系以改善所得半导体器件的整体性能。不幸的是，许多半导体元件(例如，逻辑单元)的许多信号性能分析基于SIS元件行为预测做出假设。因此，由这些假设引起的分析可能无法准确反映MIS元件的实际操作。在极端情况下，没有被很好理解和没有被充分设计的半导体性能可能导致操作失败(例如，信号保持时间失败)。

发明内容

本发明构思的实施例提供了对半导体器件中的多输入切换(MIS)元件(例如，逻辑门或单元)进行建模的装置和方法。

本发明构思的实施例提供了一种半导体器件的MIS分析装置和方法，其能够通过在分析半导体器件的操作时序时使用基于图形的分析(GBA)方法精确地反映MIS分析来提高操作时序分析的准确度和效率。

根据本发明构思的实施例的包括MIS元件的半导体器件的操作时序分析装置包括时序输入单元和MIS分析器。时序输入单元生成构成半导体器件的多个单元中的每一个单元的MIS模型。MIS分析器接收多个单元中的每个单元的时序数据，并基于MIS模型和时序数据动态地计算MIS系数。

根据本发明构思的实施例的用于考虑MIS效应的半导体器件的操作时序分析装置包括静态时序分析(STA)模块和MIS分析器。STA模块生成构成半导体器件的多个单元中的每个单元的时序数据。MIS分析器接收多个单元中的每个单元的MIS模型，并基于MIS模型和时序数据动态地计算MIS系数。

根据本发明构思的实施例的包括MIS元件的半导体器件的操作时序分析方法包括：生成多个MIS元件中的每一个的模型；生成时序数据而不考虑每个MIS元件的MIS效应；基于MIS模型和时序数据计算每个MIS元件的MIS系数；并且基于MIS系数对每个MIS元件执行考虑了MIS效应的STA。

附图说明

图1是示出根据本发明构思的实施例的精确地反映MIS效应的半导体器件的操作时序分析装置的框图。

图2是概述在一个示例中分析反映MIS效应的半导体器件的操作时序的方法的流程图。

图3是在一个示例中示出用于MIS模型生成器的驱动方法的概念图。

图4是在一个示例中示出用于MIS分析器的驱动方法的另一概念图。

图5是示出信号波形的集合以及生成MIS模型和MIS系数的方法的概念图。

图6是进一步示出用于生成合并模型的机器学习方法的图。

图7是示出计算MIS电流和MIS延迟的方法的另一概念图。

图8是示出生成对于MIS变化的延迟报告的方法的另一概念图。

图9是示出生成针对MIS优化的最小操作的方法的又一概念图。

通过参考附图详细描述本发明构思的示例性实施例，本发明构思的上述和其他目的、特征和优点对于本领域普通技术人员将变得更加明显。

具体实施方式

现在本发明构思的某些实施例将参考附图被描述。作为描述性示例，这些实施例至少教导了特定操作时序分析装置的制作和使用以及相应的方法。这里，操作时序分析装置和/或方法可以有益地应用于半导体器件的设计、性能表征、制造和/或分析，尤其是包括MIS元件的半导体器件。

之前已经注意到与MIS元件的操作相关的某种现象。也就是说，当多个晶体管在MIS元件中同时被切换时，MIS元件的信号延迟(即，信号传播通过元件所需的时间段)小于SIS元件的模拟信号延迟。因此，当传统的操作时序分析-其不能精确地区分MIS元件信号延迟和SIS元件信号延迟-在某些半导体器件上被执行时，可能会得到错误的信号时序结论。结果，实际操作时序与预期(或被设计指定的)操作时序不同，并且这种变化可能导致半导体器件故障。

考虑到这些潜在的不期望的结果，本发明构思的某些实施例提供了适当考虑半导体器件内MIS元件的存在和实际操作的操作时序分析装置和/或方法。在一种相关方法中，可以使用被指定为操作时序分析的输入的一个或多个MIS系数。例如，当输入信号到达时间重叠时，通过应用(例如，乘以)MIS系数可以减少相应的信号延迟，从而使得MIS现象被考虑并且输入信号到达时间被定义使得它们不以重叠的方式到达。

在另一相关方法中，当被施加到半导体器件的输入引脚的信号的重叠时序窗口出现时，可以使用MIS系数来适当地修改静态时序分析(STA)。

根据本发明构思的实施例的用于半导体器件的操作时序分析的装置和方法可以使用各种时序信息和复合电流源(CCS)来计算MIS系数，以准确地反映MIS现象。此外，当执行用于操作时序分析的基于图形的分析(GBA)时，可以通过优化最小操作来消除不必要的元素。

图1是示出根据本发明构思的实施例的、可被用于精确地反映MIS现象的半导体器件的操作时序分析装置的框图。

参照图1，操作时序分析装置10可包括时序输入单元100、MIS分析器200和静态时序分析(STA)模块300。时序输入单元100可包括集成电路(IC)设计列表110(例如，网表)、时序库数据库(DB)120和MIS模型生成器130。MIS分析器200可以包括MIS时序路径生成器210、MIS系数生成器220和MIS时序信息更新模块230。

构成操作时序分析装置10的时序输入单元100、MIS分析器200和STA模块的组件可以使用软件、硬件和/或固件来不同地被配置。例如，图1的操作时序分析装置10可以作为一个或多个软件程序实现在通用计算平台(例如，PC、膝上型计算机、平板计算机或智能电话)上。

图2是示出在一个示例中在准确地反映MIS现象的同时分析半导体器件的操作时序的方法的流程图。图3是进一步示出图1的MIS模型生成器130的一种可能的驱动方法的概念图。

共同参考图1、2和3，可以使用STA模块300来执行STA，只要先前已经生成了精确的MIS模型。

因此，时序输入单元100可以加载用于正在分析的半导体器件的IC设计列表110，并且还从时序库DB 120加载用于被加载的IC设计列表的相应时序信息。然后，MIS模型生成器130可以基于加载的IC设计列表和时序信息生成MIS模型130a。由于MIS元件的存在引起的效应不仅可能影响基本单元延迟，而且可能影响其中的变化，因此可以考虑此变化来生成MIS变化模型130b(S10)。时序输入单元100可以为半导体器件中的多个元件(例如，单元或逻辑门)中的每一个或其一些部分(例如，芯片、芯片部分、半导体层、被指定电路或电路部分等)生成MIS模型130a和MIS变化模型130b。

时序输入单元100可以使用MIS仿真结果和SIS仿真结果作为用于机器学习的训练集来生成学习模型。例如，时序输入单元100可以根据以下等式计算MIS系数，以便生成学习模型：

y＝b1*x1+b2*x2+b3*x3+b4*x4+b5，

其中，“y”是要被预测的值，并且“x1，x2，...”是影响“y”的独立变量。

这里，时序输入单元100可以定义“y”和“x1，x2，......”以生成训练数据。时序输入单元100可以通过数值计算“b1，b2，...，b5”来完成用于计算“y”的功能。然后，时序输入单元100可以在实际数据被输入时预测“y”的值。

时序输入单元100可以基于训练集生成用于与MIS元件相关联的片上变化(OCV)西格玛的预测模型函数。时序输入单元100可以基于MIS的OCV西格玛(OCV_sigma)的预测模型函数根据过程变化生成MIS变化模型。当由于MIS现象导致标称信号(nominal signal)延迟较短时，与MIS元件相关联的OCV西格玛可能小于典型的OCV西格玛(OCV_sigma)。时序输入单元100可以使用OCV西格玛OCV_sigma的预测模型来生成MIS变化模型，以提高对MIS元件(例如，单元)的MIS分析的准确性。

图4是在一个示例中进一步示出用于图1的MIS分析器200的驱动方法的另一流程图。

现在参考图1、2和4，STA模块300可以在不考虑MIS效应的情况下通过执行STA来获取时序数据(S20)。在STA模块300中被获取的时序数据可以包括到达时间数据、转换数据、负载数据和延迟数据。STA模块300可以将到达时间数据、转换数据、负载数据和延迟数据提供给MIS分析器200。STA模块300可以在不考虑MIS效应的情况下获取构成半导体器件(例如，芯片)的一部分的多个MIS元件(例如，多个单元)中的每一个的到达时间数据、转换数据、负载数据和信号延迟数据。

随后，MIS分析器200可以基于由时序输入单元100生成的MIS模型以及在不考虑MIS效应下在STA模块300中获取的到达时间数据、转换数据、负载数据和延迟数据来动态地计算MIS系数(S30)。

MIS时序路径生成器210可以通过分析构成芯片的多个单元中的每个单元的功能属性来获取MIS的时序路径。MIS时序路径生成器210可以获取由于MIS效应而使得延迟可能改变的时序路径。也就是说，MIS时序路径生成器210可以生成从单元的输入引脚到单元的输出引脚的时序路径。MIS时序路径生成器210通过两个或更多个并行切换输入来分析输出切换的信号延迟，并且可以获取路径，在该路径中延迟通过同时输入两个或更多个信号而被缩短。MIS时序路径生成器210可以通过解析存储在时序库DB 120中的功能属性来获取其中延迟由于MIS而被缩短的时序路径，。

MIS分析器200的MIS系数生成器220可以分析所有MIS时序路径的到达窗口。当STA被执行时，MIS系数可以在输入引脚的时序窗口彼此重叠时被应用。

MIS系数生成器220可以使用时序数据(例如，到达窗口、转换数据、负载数据等)和MIS模型来动态地计算MIS系数。MIS系数生成器220可以合并从多个输入引脚流到半导体器件的多个输出引脚的多个电流的值，以生成被合并电流(即，合并的I(t))值。为了生成合并的I(t)，应该预先设置合并电流值的方法。在本发明构思的某些实施例中，可以使用机器学习方法来生成合并模型。

随后，MIS分析器200的MIS时序信息更新模块230可以在反映MIS的效应(或“MIS影响”)之后更新半导体器件(例如，IC芯片)的输出引脚的到达时间(S40)。MIS时序信息更新模块230可以通过反映MIS影响来更新半导体器件(例如，IC芯片)的输出引脚的到达时间。MIS时序信息更新模块230可以包括在更新输出引脚的到达时间的同时针对MIS优化的最小操作。也就是说，MIS时序信息更新模块230可以更新MIS时序信息，该MIS时序信息包括指示多个输入引脚中具有最小时序的输入引脚的最小操作。

因此，所描述的“功能属性”可被用于表示输入引脚和输出引脚之间的逻辑关系。作为一个示例，在AND/OR单元的情况下，输出引脚Y可以与输入引脚A和B具有以下关系。

AND(单元)Y＝(A和B)(示例1)

OR(单元)Y＝(A或B)。(示例2)

对功能属性的分析表明，在OR单元的情况下(示例2)，当A和B同时变为1时(例如，上升时间转换)，单元延迟由于MIS而被缩短了。

随后，STA模块300可以考虑MIS效应来执行STA(S50)。作为一个示例，STA模块300可以分析到达窗口以计算由于MIS效应引起的时序变化。STA模块300可以沿着MIS时序路径分析每个引脚的到达窗口，并且当到达窗口彼此重叠时通过应用MIS系数来计算由于MIS效应引起的时序变化。

当到达窗口彼此不重叠时，STA模块300可以将MIS系数设置为默认值(例如，1.0)并且在不考虑MIS效应的情况下计算时序变化。也就是说，MIS效应不仅可以被应用于默认的单元延迟，还可以被应用于变化。最后，由MIS引起的效应可以被反映在时序上。当输出引脚要被合并时，STA模块300可以执行针对MIS优化的最小操作。

图5是信号波形的概念性集合排布，示出了生成MIS模型和相关联的MIS系数的方法。

参照图5，操作时序分析装置10可以使用CCS模型通过在STA被执行时反映预先计算的时序信息来计算MIS效应。

当基于SIS从输入引脚到输出引脚发生转换时，半导体器件的操作时序分析装置10可以在执行STA的同时存储波形。

MIS分析器200可以在信号从输入端子I1流到输出端子O(I1→O)的时序弧处计算第一SIS I(t)的值。MIS分析器200可以在信号从输入端子I2流到输出端子O(I2→O)的时序弧处计算第二SIS I(t)的值。MIS分析器200可以通过合并第一SIS I(t)的值和第二SIS I(t)的值来计算反映MIS情况的合并的I(t)。

MIS分析器200可以生成动态MIS系数。MIS分析器200可以假设SIS延迟分别是D1和D2，并且被合并的I(t)的延迟是Dm。这里，动态MIS系数可以是如图5所示的Dm/D1和Dm/D2。

图6是在一个示例中进一步描述用于生成合并模型的机器学习方法的图。

如图2和6所示，合并多个电流值以产生合并的I(t)值的方法可以被预先确定。然而，在本发明构思的某些实施例中，可以使用机器学习合并模型来生成合并的I(t)。

可以使用分段线性模型来生成和存储电流，如下面的等式1所示。用于时间的单独线性函数可以为每个时序间隔被定义，并被表示为非线性波形。

图7是示出计算MIS电流和MIS延迟的一种可能方法的概念图。

参考图1、2、3和7，时序输入单元100可以在各种条件下执行MIS仿真。在各种条件下执行MIS仿真之后，对SIS的仿真也可以被执行。时序输入单元100可以记录MIS仿真和SIS仿真的结果，如下面的表1所示。

表1

在表1中，可以描述每个SIS电流的每个时间间隔的负载上限、以及线性函数的斜率和截距(例如，训练数据)。还可以为MIS记录每个间隔的电流值(例如，训练数据)。在表1中，“I12(b1)”和“I12(b2)”是训练的输出(y)，其余的可以是影响y的输入变量。

MIS模型生成器130可以生成模型“F”，其基于训练数据预测每个单元的MIS元件(例如)的下一个间隔中的截距值。

这种模型是通过使用STA之前的特征化数据的机器学习方法预先执行训练的结果。由MIS模型生成器130生成的MIS模型可以用作STA的输入。

当STA被STA模块300执行时，可以获取时序分析后的诸如负载上限值和每个引脚的SIS电流波形的时序数据(到达时间数据、转换数据、负载数据、延迟数据)。因此，STA模块300可以通过在特征化时将时序数据应用于所生成的预测模型来预测MIS电流。

STA模块300可以计算MIS电流的截距。在初始时间间隔中MIS电流的截距可以是零(0)。下一时间间隔中的MIS电流的截距可以使用在其中将在先前时间间隔中的一个或多个MIS截距、SIS的斜率和SIS的截距用作输入的模型来计算。

如上所述，STA模块300可以计算MIS电流的截距。STA模块300可以通过MIS电流计算MIS延迟。动态MIS系数可以根据MIS延迟与不考虑MIS的原始延迟的比率来被计算。

图8是在一个示例中示出生成MIS变化的延迟报告的方法的另一概念图。

参考图1、2、3和8，为了考虑过程变化，当STA被执行时，STA模块300不仅可以对标称延迟进行分析还可以对变化进行分析。当STA被执行时，STA模块300可以执行对标称延迟和变化的分析以生成与下面的表2一致的3-sigma级延迟报告。

表2

其中，Delay_reported＝delay_nominal±3*ocv_sigma

这里，delay_nominal是没有处理变化(variation)时的延迟值。OCV西格玛(OCV_sigma)可以指1-sigma级别的延迟变化。在表2中，“OCV_sigma”是训练的输出(y)，并且其余可以是影响y的输入变量。

当由于MIS效应而使得延迟被改变时，变化(variation)也可以被改变。因此，在进行准确分析时这两个问题应该被考虑。

MIS模型生成器130可以使用MIS仿真和SIS仿真的结果来生成训练集。随后，MIS模型生成器130可以使用生成的训练集为MIS的OCV西格玛(OCV_sigma)生成每个单元的预测模型函数“G”。

当执行实际时序分析时，MIS分析器200可以使用MIS系数模型F来计算MIS标称延迟。

此外，当标称延迟与每个输入引脚的SIS信息一起被输入到函数“G”时，MIS的OCV西格玛(OCV_sigma)的预测值可以被获得。此时，用于变化的MIS系数，即，用于变化的动态MIS系数(dMCV)可以被生成。这里，可以通过下面的等式2计算dMCV。

dMCV＝MIS_OCV_sigma/SIS_OCV_sigma 等式2

图9是在一个示例中示出生成针对MIS效应优化的最小操作的方法的概念图。

参照图1、2、3和9，当存在三个引脚的到达窗口彼此重叠的间隔时，半导体器件的操作时序分析装置10可以反映用于时序弧的MIS系数(MC)。

因此，操作时序分析装置10在计算与具有多个输入引脚的单元相关联的多个路径的时序时应用GBA方法。这里，可以存储最慢路径和最快路径。半导体器件的操作时序分析装置10可以执行GBA并找到在信号的延迟时序中可能出现问题的路径。在找到可能导致信号的延迟时序问题的路径之后，可以执行基于路径的分析(PBA)，并且最后，可以完成时序分析。

操作时序分析装置10可以确定输出引脚O处的最小值，如下表3所示。

当信号从三个输入引脚A、B和C流到输出引脚O时，半导体器件的操作时序分析装置10可以找到最快的路径。这里，当信号从多个输入引脚流到输出引脚时，找到最小的延迟，即最快的路径，可以被称为“MIN操作”。

表3

操作时序分析装置10可以通过基于重叠划分到达窗口来分析时序。因此，可以消除在时序分析中不必要的元素。

在图9中，操作时序分析装置10可以将与引脚A相关联的到达窗口A划分为a1、a2和a3。然后，操作时序分析装置10可以精确地计算与被划分的窗口ai、bi和ci相关的MIS效应，如下面的表4和5所示，其中表4是根据标称延迟计算MIS效应的示例并且表5是根据变化感知时序计算MIS效应的示例。

表4

如表4所示，操作时序分析装置10可以根据标称延迟计算MIS效应。半导体器件的操作时序分析装置10可以预测在从多个输入a、b和c流到输出O的路径中具有最小延迟的路径“a1→O：a1(e)+D1*dMC(A，B)”，以及路径“a1→O：a1(e)+D1*dMC(A，B)”的延迟时间“10+5*0.5＝12.5”。

表5

如表5所示，操作时序分析装置10可以根据变化感知时序计算MIS效应。半导体器件的操作时序分析装置10可以预测从多个输入a、b和c流到输出O的路径中具有最小延迟的路径“b1→O：b1(e)+D2”，以及路径“b1→O：b1(e)+D2”的延迟时间“5+8-3*0.8＝10.6”。

用于根据本发明构思的实施例的半导体器件的设计和特征化的操作时序分析装置和方法可以使用在STA被执行时生成的信息和电流波形来动态地生成上述MIS系数。

这种操作时序分析装置和方法可以鉴于MIS效应获得合并的电流波形。为此，可以使用分段线性模型以“a*t+b”的形式来合并电流波形。

操作时序分析装置和方法可以在改变时间间隔的同时迭代地计算合并的电流的值，以在MIS发生时计算被合并的电流。

操作时序分析装置和方法可以执行机器学习以预测OCV西格玛(OCV_sigma)的值。

操作时序分析装置和方法可以计算对于定义的窗口的子集而不是整个到达窗口的MIS影响。因此，可以消除可能以其他方式干扰最小操作的不必要的元素。

操作时序分析装置和方法可以使用在STA被执行时生成的信息和电流波形来动态地生成MIS系数。

当存在MIS效应时，操作时序分析装置和方法可以获得合并的电流波形。为此，可以使用分段线性模型以a*t+b的形式来合并电流波形。

操作时序分析装置和方法可以在改变时间间隔的同时迭代地计算被合并的电流的值，以在MIS发生时计算被合并的电流。

操作时序分析装置和方法可以执行机器学习以预测OCV西格玛的值。

操作时序分析装置和方法可以计算与子集窗口而不是整个到达窗口相关联的MIS影响。因此，可以消除在用于找到最快路径(具有最小延迟的路径)的最小操作中出现的不必要元素。

尽管已经参考附图描述了本发明构思的实施例，但是本领域技术人员应该理解的是，在不脱离本发明构思的范围且不改变基本特征的情况下，各种修改可以被进行。因此，上述实施例应仅被认为是描述性的，而不是为了限制的目的。