一种半导体结构及其制备方法
阅读说明：本技术 一种半导体结构及其制备方法 (Semiconductor structure and preparation method thereof ) 是由 李相遇 安重镒 金成基 熊文娟 李亭亭 杨涛 李俊峰 王文武 于 2020-04-09 设计创作，主要内容包括：本发明涉及一种半导体结构及其制备方法。一种含电容孔的半导体结构,包括电容孔,所述电容孔的蚀刻终止层由至少两层氮化物膜组成；所述两层氮化物膜的密度不同；为使所述至少两层氮化物膜的密度不同,采用原位沉积方式。一种半导体结构的制备方法,包括下列步骤：在半导体衬底上沉积蚀刻终止层,再经过后续工艺形成电容孔；其中,所述沉积蚀刻终止层的方法为：在所述半导体衬底上沉积多层氮化物膜,所述多层氮化物膜依次上下层叠,并且所述多层氮化物膜所采用的沉积方法不同。本发明解决了现有技术因电容孔形貌不佳导致器件不良的问题。(The invention relates to a semiconductor structure and a preparation method thereof. A semiconductor structure containing a capacitor hole comprises a capacitor hole, wherein an etching stop layer of the capacitor hole is composed of at least two nitride films; the two nitride films have different densities; in order to make the densities of the at least two nitride films different, an in-situ deposition mode is adopted. A method of fabricating a semiconductor structure, comprising the steps of: depositing an etching stop layer on the semiconductor substrate, and forming a capacitor hole through a subsequent process; the method for depositing the etching stop layer comprises the following steps: and depositing a plurality of nitride films on the semiconductor substrate, wherein the plurality of nitride films are sequentially stacked up and down, and the plurality of nitride films are deposited by different deposition methods. The invention solves the problem of poor device caused by poor appearance of the capacitor hole in the prior art.)
技术领域
本发明涉及半导体制备领域，特别涉及一种半导体结构及其制备方法。
背景技术
在半导体电容器的制备中，电容孔(Capacitor Contact)的形貌优劣对器件质量尤为重要。电容孔是在衬底上已经形成的多叠层上进行蚀刻，随着蚀刻向下深入，孔的关键尺寸越窄，这对器件的电特性非常不利，尤其是最底层的蚀刻终止层(Etching stopper)对电容孔的形貌影响显著，因此如何改善电容孔在底部变窄的问题对提高器件质量非常重要。
发明内容
本发明的第一目的在于提供一种含电容孔的半导体结构，该结构的电容孔具有良好的形貌，解决了现有技术因电容孔形貌不佳导致器件不良的问题。
本发明的第二目的在于提供制备上述半导体结构的方法。
为了实现以上目的，本发明提供了以下技术方案：
一种含电容孔的半导体结构，包括电容孔，
所述电容孔的蚀刻终止层由至少两层氮化物膜组成；
所述两层氮化物膜的密度不同；
为使所述至少两层氮化物膜的密度不同，采用原位沉积方式。
与现有的半导体电容孔结构相比，本发明的电容孔中的蚀刻终止层由多层氮化物膜组成，由于该多层氮化物膜的密度不同，因此所需的蚀刻条件不同(例如蚀刻速率不同)，这样就可以采用不同蚀刻条件分阶段去除终止层，从而可以避免现有技术一次性蚀刻产生孔逐渐变窄的问题，得到形貌均一性更好的孔。通常情况下，蚀刻终止层的阶段数与蚀刻层中氮化物膜的层数相应。
一种半导体结构的制备方法，包括下列步骤：
在半导体衬底上沉积蚀刻终止层，再经过后续工艺形成电容孔；
其中，所述沉积蚀刻终止层的方法为：
在所述半导体衬底上沉积多层氮化物膜，所述多层氮化物膜依次上下层叠，并且所述多层氮化物膜所采用的沉积方法不同。
该方法中，由于沉积方法不同导致多层氮化物膜的密度和物化性质有差异，所需的蚀刻速率就不同，因此需要采用不同蚀刻条件分阶段去除终止层，从而可以避免现有技术一次性蚀刻产生孔逐渐变窄的问题，得到形貌均一性更好的孔。
其中，上述的沉积方法可以是沉积原理不同，也可以是同一沉积原理的不同工艺条件。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。
图1为现有技术形成蚀刻终止层的方法示意图；
图2为图1方法所得叠层经蚀刻后电容孔的局部放大图；
图3为图1方法所得含电容孔半导体结构整体示意图；
图4为图3所示结构形成的电容结构示意图；
图5为本发明形成蚀刻终止层的方法示意图；
图6为图5方法所得叠层经蚀刻后电容孔的局部放大图；
图7为不同沉积方法所得氮化物膜需要的蚀刻速率。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
如图1所示，现有技术中的蚀刻终止层是一次性(即一个阶段的沉积)形成的，因此蚀刻层中各区域的蚀刻条件(主要指蚀刻速率)基本相同，但采用一次性刻蚀会出现如图2至3所示的现象，即在均一的蚀刻终止层101中越向下孔102越窄，孔的均匀性不好，导致形成的电容形貌均一性差，如图4所示。
为解决以上问题，本发明提出了分阶段形成蚀刻层的方法，具体如图5所示，分为a、b、c三个阶段形成三层氮化物膜，这三个阶段均采用化学气相沉积，但采用的具体条件不同。三个层氮化物膜201、202、203组成蚀刻终止层，如图6所示，图中201、202、203组分别代表上述三个阶段形成的膜。
a阶段采用等离子增强的化学气相沉积CVD(或原子层沉积ALD)，温度为500～550℃，前驱体采用二氯硅烷或三氯化硼，反应气体为氨气；b阶段采用无等离子增强的CVD(或ALD)，温度为600～650℃，前驱体采用二氯硅烷(DCS)或三氯化硼(BCl3)，反应气体为氨气；c阶段采用无等离子增强的CVD(或ALD)，温度为700～750℃，前驱体采用二氯硅烷或三氯化硼，反应气体为氨气。
由于三个阶段沉积方法不同导致三层氮化物膜的物化性质(包括密度等)有差异，所需的蚀刻速率就不同，因此需要采用不同蚀刻条件分阶段去除终止层，从而可以避免一次性形成终止层以及一次性蚀刻产生孔逐渐变窄的问题，得到形貌均一性更好的孔204。如图7所示，不同沉积方法(手段和或工艺条件不同)所需的湿蚀刻速率不同。以SiCl4和NH3为反应气体，500℃下ACD沉积形成的膜的时刻速率最大；以SiH2Cl2和NH3为反应气体，760℃下LPCVD沉积形成的膜的时刻速率最小。
以上仅仅示出了三阶段形成蚀刻层的实施例，然而实际应用时只要采用两阶段以上形成蚀刻层即可，但要求各个阶段的沉积方法不同。相应地，蚀刻层中氮化物薄膜的层数与阶段数相同。
另外，各个阶段的沉积无需移动设备或晶圆，可原位进行，且可以连续化操作，在进入新的阶段时改变条件即可。
蚀刻层中不同氮化物膜层的化学组成可以相同和不同，通常为氮化硅膜或氮化硼膜。
上文列举的蚀刻层的沉积方法为CVD，但本发明并不限定方法类型，也可以采用热原子层沉积法、等离子体增强的原子层沉积(PEALD)或化学气相沉积法等。在使用PEALD时，不同阶段可以选择等离子体的开启/关闭交替进行，或者选择开启与关闭的任意组合。
对于各阶段的沉积温度、反应气体类型是可调整的，并不限于上述列举。对于蚀刻终止层为氮化物的，可用的前驱体包括但不限于DCS、SiCl4、六氯乙硅烷(HCD)等。
为了提高生产效率，提高各阶段沉积的连续性，上文所述三个阶段的沉积温度可以由下至上(即a阶段至c阶段)逐渐升高，通常在500～750℃之间调整即可。
上述所有实施方式均基于相同的特点：分多个阶段(两个、三个、四个、五个等)沉积氮化物膜，这样组成的蚀刻层中各层的密度或者其他性质不同，所需的蚀刻条件不同，便于蚀刻时保持孔的均一性。
上述的任意方式可用于制备含电容孔的半导体器件，包括但不限于集成电路装置或半导体电容器，例如DRAM、2D NAND，3D NAND或LCD等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
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