具体实施方式

以下公开内容提供了多种不同实施例或实例，以实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。

各个实施例提供了具有多个竖直堆叠的存储器单元的3D存储器阵列。每个存储器单元包括晶体管，该晶体管具有用作栅电极的字线区域、用作第一源极/漏极电极的位线区域和用作第二源极/漏极电极的源极线区域。每个晶体管还包括绝缘存储器膜(例如，作为栅极电介质)和氧化物半导体(OS)沟道区域。在一些实施例中，相邻字线之间的隔离区域形成为气隙。通过以气隙分离字线，可以减小字线之间的电容。可以例如通过首先在字线之间形成牺牲材料，然后使用一种或多种蚀刻工艺去除牺牲材料来形成气隙。可以沉积材料以密封气隙的端部以保护气隙并提供附加结构支撑。以这种方式在字线之间形成气隙可以减少诸如字线之间的寄生电容的寄生效应，这可以实现晶体管的更高频率的操作、改善的器件性能以及改善的器件效率。

图1A、图1B和图1C示出根据一些实施例的存储器阵列的示例。根据一些实施例，图1A以三维视图示出存储器阵列200的一部分的示例；图1B示出存储器阵列200的电路图；图1C示出存储器阵列200的俯视图(例如，平面图)。存储器阵列200包括多个存储器单元202，其可以以行和列的栅格布置。存储器单元202可以进一步竖直堆叠以提供三维存储器阵列，从而增加器件密度。可以在半导体管芯的后端制成(BEOL)中设置存储器阵列200。例如，存储器阵列可以设置在半导体管芯的互连层中，诸如在形成于半导体衬底上的一个或多个有源器件(例如，晶体管等)之上。

在一些实施例中，存储器阵列200是诸如NOR存储器阵列等的非易失性存储器阵列。每个存储器单元202可以包括晶体管204，其具有绝缘的存储器膜90作为栅极电介质。在一些实施例中，晶体管204可以是薄膜晶体管(TFT)。在一些实施例中，每个晶体管204的栅极电耦合至相应的字线(例如，导线72)，每个晶体管204的第一源极/漏极区域电耦合至相应的位线(例如，导线106)，并且每个晶体管204的第二源极/漏极区域电耦合至相应的源极线(例如，导线108)，其将第二源极/漏极区域电接地。存储器阵列200的相同水平行中的存储器单元202可以共享公共字线(例如，72)，而存储器阵列200的相同竖直列中的存储器单元202可以共享公共源极线(例如，108)和公共位线(例如，106)。

存储器阵列200包括多个竖直堆叠的导线72(例如，字线)，气隙132设置在相邻的导线72之间。导线72在平行于下面的衬底(图1A和图1B中未明确示出)的主表面的方向上延伸。导线72可以具有阶梯配置，使得下部导线72比上部导线72更长并且横向延伸超过上部导线72的端点。例如，如图1A所示，示出多层导线72的堆叠层，其中最顶部导线72最短，最底部导线72最长。导线72的相应长度可以在朝向下面的衬底的方向上增加。以这种方式，可以从存储器阵列200上方访问每个导线72的一部分，并且可以对每个导线72的暴露部分制作导电接触件(例如，见图31A-D)。每个气隙132可以在一端或两端被由介电材料形成的密封件140密封。

存储器阵列200还包括多个导线106(例如，位线)和导线108(例如，源极线)。导线106和108可以各自在垂直于导线72的方向上延伸。介电材料98设置在导线106和导线108之间并且隔离相邻的导线106和导线108。成对的导线106和108与相交的导线72一起限定每个存储器单元202的边界，并且介电材料102设置在相邻的成对导线106和108之间并且将其隔离。在一些实施例中，导线108电接地。尽管图1A示出导线106相对于导线108的特定放置，但是应当理解，在其他实施例中，导线106和108的放置可以被翻转。

如上所述，存储器阵列200还可以包括氧化物半导体(OS)层92。OS层92可以为存储器单元202的晶体管204提供沟道区域。例如，当通过对应的导线72施加适当的电压(例如，高于对应晶体管204的相应阈值电压(V_th))时，OS层92的与导线72相交的区域可以允许电流从导线106流向导线108(例如，沿箭头207指示的方向)。因此，在一些情况下，OS层92可以被认为是沟道层。

存储器膜90设置在导线72和OS层92之间，并且存储器膜90可以为晶体管204提供栅极电介质。在一些实施例中，存储器膜90包括铁电材料，诸如氧化铪、氧化锆、掺杂硅的氧化铪等。因此，存储器阵列200也可以被称为铁电随机存取存储器(FeRAM)阵列。替代地，存储器膜90可以是多层结构，其包括介于两个SiO_x层之间的SiN_x层(例如，ONO结构)、不同的铁电材料、不同类型的存储器层(例如，能够存储位)等。

在存储器膜90包括铁电材料的实施例中，可以在两个不同方向之一上使存储器膜90极化，并且可以通过在存储器膜90上施加适当的电压差并产生适当的电场来改变极化方向。极化可以是相对局部的(例如，通常包含在存储器单元202的每个边界内)，并且存储器膜90的连续区域可以跨多个存储器单元202延伸。取决于存储器膜90的特定区域的极化方向，对应晶体管204的阈值电压改变，并且可以存储数字值(例如，0或1)。例如，当存储器膜90的区域具有第一电极化方向时，对应晶体管204可以具有相对较低的阈值电压，并且当存储器膜90的区域具有第二电极化方向时，对应晶体管204可以具有相对较高的阈值电压。两个阈值电压之间的差可以被称为阈值电压偏移。较大的阈值电压偏移使读取存储在对应存储器单元202中的数字值更容易(例如，更不容易出错)。

在这样的实施例中，为了在存储器单元202上执行写入操作，在存储器膜90的与存储器单元202对应的部分上施加写入电压。可以通过例如向对应的导线72(例如，字线)和对应的导线106/108(例如，位线/源极线)施加适当的电压来施加写入电压。通过在存储器膜90的部分上施加写入电压，可以改变存储器膜90的区域的极化方向。结果，对应晶体管204的对应阈值电压也可以从低阈值电压切换到高阈值电压，反之亦然，并且数字值可以存储在存储器单元202中。因为导线72与导线106和108相交，所以可以选择单个存储器单元202进行写入操作。

在这样的实施例中，为了在存储器单元202上执行读取操作，读取电压(低阈值电压和高阈值电压之间的电压)被施加到对应的导线72(例如，字线)上。取决于存储器膜90的对应区域的极化方向，存储器单元202的晶体管204可以导通或不导通。结果，导线106可以通过导线108(例如，接地的源极线)放电或不放电，并且可以确定存储在存储器单元202中的数字值。因为导线72与导线106和108相交，所以可以选择单个存储器单元202进行读取操作。

图1A进一步示出在后面的图中使用的存储器阵列200的参考截面。参考截面B-B'沿着导线72的纵轴并且在方向上，例如平行于晶体管204的电流流动方向。参考截面C-C'垂直于截面B-B'并且平行于导线72的纵轴。参考截面C-C'延伸穿过导线106和/或导线108。参考截面D-D'平行横参考截面C-C'并且延伸穿过介电材料102。为了清楚，随后的图是指这些参考截面。

在图2中，提供了衬底50。衬底50可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料的层。例如，绝缘体层可以是埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘体层。还可以使用诸如多层或梯度衬底的其他衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化钾、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。

图2还示出可以在衬底50上方形成的电路。该电路包括位于衬底50的顶面处的有源器件(例如，晶体管)。晶体管可以包括位于衬底50的顶面上方的栅极介电层203和位于栅极介电层203上方的栅电极205。在衬底50中，在栅极介电层203和栅电极205的相反侧上设置源极/漏极区域206。沿着栅极介电层203的侧壁形成栅极间隔件208，使源极/漏极区域206与栅电极205分开适当的横向距离。在一些实施例中，晶体管可以是平面场效应晶体管(FET)、鳍式场效应晶体管(FinFET)、纳米场效应晶体管(nanoFET)等。

第一ILD 210围绕并隔离源极/漏极区域206、栅极介电层203和栅电极205，并且第二ILD 212位于第一ILD 210上方。源极/漏极接触件214延伸穿过第二ILD 212和第一ILD210，并且电耦合至源极/漏极区域206，栅极接触件216延伸穿过第二ILD 212，并且电耦合至栅电极205。互连结构220，包括一个或多个堆叠的介电层224和形成在一个或多个介电层224中的导电部件222，位于第二ILD 212、源极/漏极接触件214和栅极接触件216上方。尽管图2示出两个堆叠的介电层224，但是应当理解，互连结构220可以包括具有设置在其中的导电部件222的任意数量的介电层224。互连结构220可以电连接至栅极接触件216和源极/漏极接触件214以形成功能电路。在一些实施例中，由互连结构220形成的功能电路可以包括逻辑电路、存储器电路、感测放大器、控制器、输入/输出电路、图像传感器电路等或其组合。尽管图2讨论了在衬底50上方形成的晶体管，但是其他有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)也可以形成为功能电路的一部分。

在图3A和图3B中，在图2的结构上方形成多层堆叠件58。为了简单和清楚起见，可以从后续附图中省略衬底50、晶体管、ILD和互连结构220。尽管多层堆叠件58被示为与互连结构220的介电层224接触，但是可以在衬底50和多层堆叠件58之间设置任意数量的中间层。例如，包括位于绝缘层(例如，低k介电层)中的导电部件的一个或多个附加互连层可以设置在衬底50和多层堆叠件58之间。在一些实施例中，可以对导电部件进行图案化以提供电源、接地和/或信号线，以用于衬底50和/或存储器阵列200上的有源器件(见图1A和图1B)。

多层堆叠件58包括导电层54A-D(统称为导电层54)和牺牲层52A-C(统称为牺牲层52)的交替层。多层堆叠件58包括位于最顶部导电层54上方的绝缘层74。可以在随后的步骤中将导电层54图案化以限定导线72(例如，字线)。导电层54可以包括导电材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、其组合。牺牲层52可以是诸如硅、锗、硅锗(SiGe)、氮化硅、氧化硅、其组合等的材料。绝缘层74可以包括绝缘材料，诸如氧化硅、氮化硅、氮氧化硅、其组合等。在一些实施例中，选择绝缘层74的材料和牺牲层52的材料，使得可以选择性地蚀刻牺牲层52，而不显著蚀刻绝缘层74。例如，牺牲层52可以是硅，而绝缘层74可以是氧化硅，但是其他材料也是可以的。

导电层54、牺牲层52和绝缘层74可以各自使用例如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)等来形成。在一些实施例中，牺牲层52形成为具有在约20nm至约80nm的范围内的厚度T0。其他厚度是可能的。多层堆叠件58的牺牲层52可以全部具有大约相同的厚度，或者两个或更多个牺牲层52可以具有不同的厚度。尽管图3A和图3B示出特定数量的导电层54和牺牲层52，但是其他实施例可以包括不同数量的导电层54和牺牲层52。

图4至图12是根据一些实施例的在制造存储器阵列200的阶梯结构的中间阶段的视图。沿图1所示的参考截面B-B'示出图4至图11和图12。

在图4中，在多层堆叠件58上方形成光刻胶56。如上所述，多层堆叠件58可以包括导电层54(标记为54A、54B、54C和54D)和牺牲层52(标记为52A、52B和52C)的交替层，并且可以使用绝缘层74来覆盖。光刻胶56可以通过使用适当的技术来形成，诸如旋涂技术。

在图5中，将光刻胶56图案化以暴露区域60中的多层堆叠件58，同时掩蔽多层堆叠件58的其余部分。例如，多层堆叠件58的最顶层(例如，绝缘层74)可以在区域60中暴露。可以使用可接受的光刻技术来图案化光刻胶56。

在图6中，使用光刻胶56作为掩模来蚀刻区域60中的多层堆叠件58的暴露部分。蚀刻可以是诸如湿蚀刻、干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。蚀刻可以去除区域60中的导电层54D和牺牲层52C的部分并限定开口61。因为绝缘层74、导电层54D和牺牲层52C具有不同的材料组成，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，牺牲层52C在蚀刻导电层54D时用作蚀刻停止层，并且导电层54C在蚀刻牺牲层52C时用作蚀刻停止层。结果，可以在不去除多层堆叠件58的其余层的情况下选择性地去除绝缘层74、导电层54D和牺牲层52C的部分，并且开口61可以延伸到期望的深度。替代地，在开口61达到期望的深度之后，可以使用定时蚀刻工艺来停止开口61的蚀刻。在所得结构中，导电层54C在区域60中暴露。

在图7中，修整光刻胶56以暴露多层堆叠件58的附加部分。可以使用可接受的光刻技术修整光刻胶。作为修整的结果，光刻胶56的宽度减小，并且多层堆叠件58在区域60和62中的部分可以被暴露。例如，绝缘层54C的顶面可以在区域60中暴露，绝缘层74的顶面可以在区域62中暴露。

在图8中，区域60和62中的绝缘层74、导电层54D、牺牲层52C、导电层54C和牺牲层52B的部分通过使用光刻胶56作为掩模的可接受蚀刻工艺被去除。蚀刻可以是诸如湿蚀刻、干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸到多层堆叠件58中。由于绝缘层74、导电层54D/54C和牺牲层52C/52B具有不同的材料组成，因此用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，牺牲层52C在蚀刻导电层54D时用作蚀刻停止层；导电层54C在蚀刻牺牲层52C时用作蚀刻停止层；牺牲层52B在蚀刻导电层54C时用作蚀刻停止层；以及导电层54B在蚀刻牺牲层52B时用作蚀刻停止层。结果，可以选择性地去除导电层54D/54C和牺牲层52C/52B的一部分，而不去除多层堆叠件58的其余层，并且开口61可以延伸到期望的深度。此外，在蚀刻工艺期间，导电层54和牺牲层52的未蚀刻部分用作下层的掩模，结果，可以将导电层54D和牺牲层52C的先前图案(见图7)转移到下面的导电层54C和牺牲层52B。在所得结构中，导电层54B在区域60中暴露，并且导电层54C在区域62中暴露。

在图9中，修整光刻胶56以暴露多层堆叠件58的附加部分。可以使用可接受的光刻技术修整光刻胶。作为修整的结果，光刻胶56的宽度减小，并且多层堆叠件58在区域60、62和64中的部分可以被暴露。例如，导电层54B的顶面可以在区域60中暴露；导电层54C的顶面可以在区域62中暴露；以及绝缘层74的顶面可以在区域64中暴露。

在图10中，区域64中的绝缘层74的部分以及区域60、62和64中的导电层54D、54C和54B的部分通过使用光刻胶56作为掩模的可接受的蚀刻工艺被去除。蚀刻可以是诸如湿蚀刻、干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸到多层堆叠件58中。在一些实施例中，牺牲层52C在蚀刻导电层54D时用作蚀刻停止层；牺牲层52B在蚀刻导电层54C时用作蚀刻停止层；以及牺牲层52A在蚀刻导电层54B时用作蚀刻停止层。结果，可以在不去除多层堆叠件58的其余层的情况下选择性地去除导电层54D、54C和54B的一部分，并且开口61可以延伸到期望的深度。此外，在蚀刻工艺期间，每个牺牲层52用作下面的层的掩模，结果，牺牲层52C/52B的先前图案(参见图9)可以转移到下面的导电层54C/54B。在所得到的结构中，牺牲层52A在区域60中暴露；牺牲层52B在区域62中暴露；以及牺牲层52C在区域64中暴露。

在图11中，可以例如通过可接受的灰化或湿剥离工艺来去除光刻胶56。因此，形成阶梯结构68。阶梯结构包括交替的导电层54和牺牲层52的堆叠件，顶部导电层(例如，导电层54D)被绝缘层74覆盖。下部导电层54更宽并且横向延伸超过上部导电层54，并且每个导电层54的宽度在朝向衬底50的方向上增加。例如，导电层54A可以比导电层54B更长；导电层54B可以比导电层54C更长；以及导电层54C可以比导电层54D更长。结果，在后续的处理步骤中，可以从阶梯结构68上方到每个导电层54制造导电接触件。

在图12中，金属间介电层(IMD)70沉积在多层堆叠件58上方。ILD70可以由介电材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD的任何合适的方法来沉积。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受工艺形成的其他绝缘材料。IMD 70沿着绝缘层74、导电层54和牺牲层52的侧壁延伸。此外，IMD 70可以接触每个牺牲层52的顶面。

如图12进一步示出，可以对IMD 70进行去除工艺以去除多层堆叠件58上方的多余介电材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)、研磨工艺、回蚀刻工艺、其组合等的平坦化工艺。平坦化工艺暴露多层堆叠件58，使得在平坦化工艺完成之后，多层堆叠件58的顶面(例如，绝缘层74的顶面)和IMD 70的顶面齐平。

图13至图19B是根据一些实施例的制造存储器阵列200的中间阶段的视图。在图13至图19B中，形成多层堆叠件58，并且在多层堆叠件58中形成沟槽，从而限定导线72。导线72可以对应于存储器阵列200中的字线，并且导线72可以进一步为存储器阵列200的所得晶体管提供栅电极。以三维视图示出图14A、图17A和图19A。沿图1A中所示的参考截面C-C'示出图13、图14B、图15、图16、图17B、图18和图19B。

在图13中，硬掩模80和光刻胶82沉积在多层堆叠件58上方。硬掩模80可以包括例如氮化硅、氮氧化硅等，其可以通过CVD、PVD、ALD、PECVD等来沉积。例如，可以通过使用旋涂技术来形成光刻胶82。

在图14A和图14B中，对光刻胶82进行图案化以形成沟槽86。可以使用可接受的光刻技术来图案化光刻胶82。例如，光刻胶82暴露于光以进行图案化。在暴露工艺之后，取决于使用的是负型抗蚀剂还是正型抗蚀剂，可以显影光刻胶82以去除光刻胶82的暴露或未暴露部分，从而限定沟槽86的图案。

在图15中，使用可接受的蚀刻工艺将光刻胶82的图案转移到硬掩模80上，诸如通过湿或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。因此，形成穿过硬掩模80延伸的沟槽86。例如，可以通过灰化工艺去除光刻胶82。

在图16中，使用一种或多种可接受的蚀刻工艺将硬掩模80的图案转移到多层堆叠件58上，诸如通过湿或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻工艺可以是各向异性的。因此，沟槽86延伸穿过多层堆叠件58，并且导线72(例如，字线)由导电层54形成。通过蚀刻穿过导电层54的沟槽86，可以将相邻的导线72彼此分离。随后，在图17A和图17B中，然后可以通过诸如湿蚀刻工艺、干蚀刻工艺、平坦化工艺、其组合等的可接受的工艺来去除硬掩模80。由于多层堆叠件58的阶梯形状(参见例如图12)，导线72可以具有在朝向衬底50的方向上增加的变化的长度。例如，导线72A可以比导线72A更长；导线72B可以比导线72C更长；以及导线72C可以比导线72D更长。在一些实施例中，沟槽86可以形成为具有在约50nm至约100nm的范围内的宽度W1，但是其他宽度也是可能的。

在图18中，介电材料98沉积在沟槽86的侧壁和底面上。介电材料98可以包括例如氧化硅、氮化硅、氮氧化硅等，其可以通过CVD、PVD、ALD、PECVD等沉积。如图18所示，介电材料98可以填充沟槽86，并且可以覆盖多层堆叠件58。

在图19A和图19B中，然后去除工艺去除多层堆叠件58上方的多余介电材料98。在一些实施例中，可以利用诸如化学机械抛光(CMP)、研磨工艺、回蚀刻工艺、其组合等的平坦化工艺。平坦化工艺可以暴露多层堆叠件58，使得在平坦化工艺完成之后，多层堆叠件58的顶面(例如，绝缘层74的顶面)齐平。图19A示出三维视图，图19B示出穿过图1A所示的参考截面C-C'的截面图。

在图20A、图20B和图20C中，穿过介电材料98对沟槽88进行图案化。以三维视图示出图20A。以平面图示出图20B。以沿着图1A的参考截面C-C'的截面图示出图20C。沟槽88可以设置在多层堆叠件58的相对侧壁之间，并且限定随后形成晶体管的部分的区域。在一些实施例中，可以通过光刻和蚀刻的组合来执行图案化沟槽88。例如，可以在多层堆叠件58上方沉积光刻胶。例如，可以通过使用诸如旋涂技术的适当技术来形成光刻胶。然后将光刻胶图案化以限定暴露介电材料98的区域的开口。可以使用可接受的光刻技术来图案化光刻胶。例如，可以将光刻胶暴露于光以进行图案化，并且在暴露工艺之后，可以根据使用的是负型抗蚀剂还是正型抗蚀剂来使光刻胶显影以去除光刻胶的暴露或未暴露部分，从而限定开口的图案。

可以通过蚀刻去除介电材料98的由开口暴露的部分，从而在介电材料98中形成沟槽88。蚀刻可以是诸如湿蚀刻、干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。在一些实施例中，沟槽88可以具有在约80nm至约150nm的范围内的长度L1，但是其他尺寸也是可能的。在一些实施例中，沟槽88间隔开距离L2，该距离在约30nm至约120nm的范围内，但是其他距离也是可能的。在一些实施例中，沟槽88可以具有在约1000nm至约2000nm的范围内的深度，但是其他深度也是可能的。在对沟槽88进行图案化之后，可以例如通过灰化去除光刻胶。在一些情况下，沟槽88在平面图中的形状可以是如图20B所示的矩形，或者可以是圆化的矩形或圆形的形状，诸如椭圆形或圆形。

在图21中，存储器膜90共形地沉积在沟槽88中。存储器膜90可以包括能够存储位的材料，诸如能够通过在存储器膜90上施加适当的差分电压在两个不同的极化方向之间切换的材料。例如，存储器膜90的极化可以由于施加差分电压而产生的电场而改变。在一些实施例中，存储器膜90包括高k介电材料，诸如基于铪(Hf)的介电材料等。在一些实施例中，存储器膜90包括铁电材料，诸如氧化铪、氧化锆、掺杂硅的氧化铪等。在其他实施例中，存储器膜90可以是包括位于两个SiO_x层之间的SiN_x层的多层结构(例如，ONO结构)。在其他实施例中，存储器膜90包括不同的铁电材料或不同类型的存储器材料。可以通过CVD、PVD、ALD、PECVD等沉积存储器膜90，以沿着沟槽88的侧壁和底面延伸。在一些实施例中，在沉积存储器膜90之后，可以执行退火步骤。在一些实施例中，可以将存储器膜90沉积至在约5nm至约15nm的范围内的厚度，但是其他厚度也是可能的。

在图22中，OS层92共形地沉积在存储器膜90上方的沟槽88中。OS层92包括适合于为晶体管(例如，晶体管204，见图1A)提供沟道区域的材料。在一些实施例中，OS层92包括含铟的材料，诸如In_xGa_yZn_zMO，其中M可以是Ti、Al、Sn、W等。X、Y和Z可以均为0至1之间的任何值。例如，OS层92可以包括铟镓锌氧化物、铟钛氧化物、铟钨氧化物、氧化铟等或其组合。在其他实施例中，可以将与这些示例不同的半导体材料用于OS层92。可以通过CVD、PVD、ALD、PECVD等来沉积OS层92。OS层92可以在沟槽88内沿着存储器膜90的侧壁和底面延伸。在一些实施例中，在OS层92被沉积之后，可以执行与氧有关的环境中的退火步骤(例如，在约300℃至约450℃的温度范围下)以激活OS层92的电荷载流子。在一些实施例中，可以将OS层92沉积至在约1nm至约15nm的范围内的厚度，但是其他厚度也是可能的。

根据一些实施例，在图23A、图23B和图23C中，介电材料102沉积在OS层92上方并填充沟槽88。图23C示出图23B中的C-C'线的截面图。介电材料102可以包括例如氧化硅、氮化硅、氮氧化硅等或其组合。介电材料102的材料可以与介电材料98的材料相同或不同。可以使用诸如CVD、PVD、ALD、PECVD等合适的技术来沉积介电材料102。介电材料102可以沿着沟槽88内的OS层92的侧壁和底面延伸。在沉积之后，可以执行平坦化工艺(例如，CMP、回蚀刻等)以去除介电材料102的多余部分。在所得的结构中，多层堆叠件58、存储器膜90、OS层92和介电材料102的顶面可以基本齐平。

图24A至图25C示出在存储器阵列200中制造导线106和108(例如，源极线和位线)的中间步骤。导线106和108可以沿着垂直于导线72的方向延伸，使得可以选择存储器阵列200的各个单元以用于读取和写入操作。图24A和图25A示出三维视图。图24B和图25B示出俯视图。图24C和图25C示出沿图1A和例如图25B所示的参考截面C-C'的截面图。

在图24A、图24B和图24C中，根据一些实施例，在介电材料102中图案化沟槽120。通过使用光刻和蚀刻的组合图案化介电材料102来图案化沟槽120。例如，可以在多层堆叠件58、介电材料98、OS层92和存储器膜90以及介电材料102上方沉积光刻胶。例如，可以通过使用旋涂技术来形成光刻胶。对光刻胶进行图案化以限定开口。每个开口可以与介电材料102的对应区域重叠。开口不与介电材料102完全重叠，并且介电材料102的不与开口重叠的部分在相邻的导线106和导线108之间限定隔离区域。可以使用可接受的光刻技术来图案化光刻胶。例如，光刻胶暴露于光以进行图案化。在暴露工艺之后，取决于使用的是负型抗蚀剂还是正型抗蚀剂，可以显影光刻胶以去除光刻胶的暴露或未暴露部分，从而限定开口。

可以通过蚀刻去除介电材料102的由开口暴露的部分，从而形成沟槽120。蚀刻可以是诸如湿蚀刻、干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。以此方式，沟槽120可以限定形成导线106和导线108的区域的图案。图24C示出其中在形成沟槽120之后、OS层92保留在存储器膜90上方的实施例。在其他实施例中，蚀刻可以去除OS层92的侧壁部分和/或底部，这可以暴露存储器膜90。在对沟槽120进行图案化之后，可以例如通过灰化去除光刻胶。在一些情况下，沟槽120在平面图中的形状可以是如图24B所示的矩形，或者可以是圆化的矩形或圆形的形状，诸如椭圆形或圆形。

在图25A、图25B和图25C中，根据一些实施例，沟槽120用导电材料填充，从而形成导线106和导线108。导电材料可以包括一种或多种材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、钼、其组合等，其可以各自使用例如CVD、ALD、PVD、PECVD等来形成。在沉积导电材料之后，可以执行平坦化工艺以去除导电材料的多余部分。在所得的结构中，多层堆叠件58、存储器膜90、OS层92、绝缘层74和导线106/108的顶面可以基本齐平(例如，在工艺变化内共面)。

导线106可以对应于存储器阵列中的位线，并且导线108可以对应于存储器阵列200中的源极线。尽管图25C示出仅示出导线108的截面图，但是导线106的截面图可以是相似的。相邻的导线106和导线108被由介电材料102形成的隔离区域分离。

以这种方式，可以在存储器阵列200中形成堆叠的晶体管204。每个晶体管204包括栅电极(例如，对应导线72的一部分)、栅极电介质(例如，对应存储器膜90的一部分)、沟道区域(例如，对应OS层92的一部分)以及源极和漏极电极(例如，对应导线106和108的一部分)。介电材料102将相同列和相同竖直平面处的相邻晶体管204隔离。晶体管204可以设置成竖直堆叠的行和列的阵列。

图26A至图30示出根据一些实施例的在导线72之间制造气隙132的中间步骤。通过去除牺牲层52，在竖直相邻的导线72之间形成气隙132，这将在下面更详细地描述。通过用气隙132代替牺牲层52，可以减小导线72之间的电容，这可以提高晶体管的速度和性能，特别是在较高的工作频率下。在图26至图30中描述的工艺中，使用相同的工艺步骤来形成多个气隙132。在其他实施例中，可以通过重复用于形成每个气隙132的类似工艺步骤来顺序地形成气隙132。

在图26A-B中，形成沟槽130以暴露牺牲层52。沟槽130允许去除牺牲层52、形成密封件140(参见图28)以及形成接触件110。在一些实施例中，沟槽130可以延伸穿过牺牲层52以暴露下面的导线72，如图26A所示。在其他实施例中，沟槽130可以暴露牺牲层52而不暴露导线72。例如，沟槽130可以暴露牺牲层52的顶面，如图26B所示。如图26A-B所示，可以形成沟槽130以暴露每个牺牲层52的一个区域，或者可以通过多个沟槽130暴露牺牲层52的多个区域。下面的图33中示出在每个牺牲层52的两端形成沟槽130的示例。

可以通过使用光刻和蚀刻的组合图案化IMD 70中的开口来形成沟槽130。作为示例，可以在多层堆叠件58和IMD 70上方沉积光刻胶。例如，可以通过使用旋涂技术来形成光刻胶。使用可接受的光刻技术对光刻胶进行图案化以限定开口。例如，光刻胶暴露于光以进行图案化。在暴露工艺之后，取决于使用的是负型抗蚀剂还是正型抗蚀剂，可以显影光刻胶以去除光刻胶的暴露或未暴露部分，从而限定开口。

可以通过蚀刻去除IMD 70的由开口暴露的部分，从而形成沟槽130。蚀刻可以是诸如湿蚀刻、干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。在一些实施例中，IMD 70中的开口可以延伸穿过牺牲层52以形成暴露导线72的沟槽130，如图26A所示。在这些实施例中，可以使用相同的蚀刻步骤或不同的蚀刻步骤来蚀刻IMD 70和牺牲层52。例如，可以使用第一蚀刻工艺来蚀刻IMD 70，并且可以使用与第一蚀刻工艺不同的第二蚀刻工艺来蚀刻牺牲层52。在一些实施例中，第二蚀刻工艺还可以去除牺牲层52以形成气隙132，这将在下面更详细地描述。在一些实施例中，第二蚀刻工艺可以选择性地蚀刻牺牲层52。在对沟槽130进行图案化之后，可以例如通过灰化去除光刻胶。

在图27中，根据一些实施例，使用蚀刻工艺去除牺牲层52，从而在导线54之间形成气隙132。在一些实施例中，如上所述，去除牺牲层52的蚀刻工艺可以作为沟槽130的形成的一部分来执行。换句话说，可以在形成沟槽130期间或在形成沟槽130之后执行去除牺牲层52的蚀刻工艺。可以在去除用于图案化沟槽130的光刻胶之前或之后执行去除牺牲层52的蚀刻工艺。在一些实施例中，形成的气隙132具有在约20nm至约80nm范围内的高度H0。其他高度也是可能的。气隙132的高度H0可以与对应的牺牲层52的厚度T0大约相同。在一些实施例中，气隙132的高度沿其长度变化，以下针对图35更详细地描述。气隙132的全部可以具有大约相同的高度，或者两个或更多个气隙132可以具有不同的高度。

去除牺牲层52的蚀刻工艺可以包括一种或多种干蚀刻工艺和/或一种或多种湿蚀刻工艺。沟槽130允许蚀刻工艺的蚀刻剂(例如，工艺气体、等离子体、湿蚀刻剂等)到达并蚀刻牺牲层52的暴露表面。在一些实施例中，等离子体蚀刻工艺使用诸如O₂、CF₄、CHF₃、C₄F₈、BCl₃、CCl₄、Cl₂、SF₆、HBr、H₂、其组合等的工艺气体。其他工艺气体也是可能的。在一些实施例中，工艺气体以约5sccm至约50sccm范围内的速率流动。在一些实施例中，等离子体蚀刻工艺在约200℃至约450℃的工艺温度和约0.1mTorr至约100mTorr的工艺压力下进行。在一些实施例中，使用在约50W至约500W范围内的等离子体功率执行等离子体刻蚀工艺，并且使用在约50W至约500W范围内的偏置功率执行等离子体刻蚀工艺。其他干蚀刻工艺或工艺参数也是可能的。

在一些实施例中，湿蚀刻工艺包括蚀刻剂，诸如稀氢氟酸(dHF)；氢氧化钾(KOH)溶液；氨(NH₄OH)；包括HF、硝酸(HNO₃)和/或乙酸(CH₃COOH)的溶液；其组合；等。其他蚀刻剂也是可能的。可以以适当的方式进行湿蚀刻工艺，诸如通过浸入蚀刻剂中一段时间(例如，小于一小时等)。其他湿蚀刻工艺也是可能的。在一些实施例中，通过执行干蚀刻工艺然后执行湿蚀刻工艺来去除牺牲层52。在一些实施例中，在去除牺牲层52之后执行湿清洁工艺。

在图28中，根据一些实施例，气隙132至少部分地填充有密封材料134。沉积密封材料134以部分地延伸到气隙132中，从而密封气隙132。以这种方式密封气隙132可以防止气隙132在随后的处理步骤中被填充并且提供附加的结构支撑。附加地，密封气隙132使气隙132与随后形成的接触件110隔离，如下所述。图28示出密封材料134部分地填充沟槽130，但是在其他实施例中，密封材料134完全填充沟槽130。在一些实施例中，密封材料134被沉积到足以密封气隙132的厚度，但是没有填充沟槽130。在一些情况下，如图28所示，密封材料134可以存在于沟槽130的侧壁上而不填充沟槽130。密封材料134可以沿着沟槽130的侧壁和底面延伸。密封材料可以在IMD 70的表面上和/或在导线72的表面上延伸，其通过去除牺牲层52而暴露。沉积在气隙132内和沟槽130内的密封材料134的相对厚度或数量可以不同于图28所示，并且其变化被认为在本公开的范围内。密封材料134的延伸到气隙132中的部分可以具有如图28所示的基本平坦的侧壁，可以具有凹陷的侧壁，或者可以具有凸出的侧壁，如下文针对图33所示和所述。密封材料134可以包含空隙(图中未示出)。

密封材料134可以包括例如氧化硅、氮化硅、氮氧化硅等或其组合。密封材料134的材料可以与IMD 70的材料相同或不同。可以使用诸如CVD、PVD、ALD、PECVD等合适的技术来沉积密封材料134。例如，在一些实施例中，密封材料134可以是使用PECVD工艺沉积的氧化硅。对于前体，PECVD工艺可以使用例如二氯硅烷、硅烷、氧、其组合等。在一些实施例中，PECVD工艺的前体以约5sccm至约50sccm范围内的速率流动。在一些实施例中，PECVD工艺在约150℃至约350℃的工艺温度和约0.1mTorr至约100mTorr的工艺压力下进行。在一些实施例中，使用在约5W至约500W的范围内的等离子体功率来执行PECVD工艺。这是示例，并且其他工艺参数、材料、材料的组合或沉积工艺是可能的。

在图29中，根据一些实施例，执行蚀刻工艺以去除密封材料134的多余部分并形成密封件140。密封件140包括密封材料134的在执行蚀刻工艺之后保留的部分。蚀刻工艺可以例如从沟槽130的侧壁和/或底面去除密封材料134的一部分。在一些实施例中，蚀刻工艺去除密封材料134的一部分使得暴露下面的导线72。蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺或其组合。例如，蚀刻工艺可以包括各向异性干蚀刻工艺。在一些实施例中，蚀刻工艺可以包括与先前描述的用于蚀刻沟槽130或用于去除牺牲层52的蚀刻工艺相似的工艺，但是在其他实施例中可以使用另一蚀刻工艺。

在一些实施例中，密封件140可以具有的总长度L3在约500nm至约1000nm的范围内。在一些实施例中，气隙132的长度L3可以在上面的导线72的长度的约5％至约80％之间，或者可以在下面的导线72的长度的约5％至约80％之间。在一些实施例中，密封件140的长度L3可以在对应去除的牺牲层52的长度的约5％至约80％之间。在一些实施例中，密封件140可以在上面的导线72下方突出一段距离L4，其在约250nm至约500nm的范围内。其他长度是可能的。

在一些实施例中，在形成密封件140之后，气隙132的长度L5可以在约30μm至约100μm的范围内。其他长度是可能的。在一些实施例中，气隙132的长度L5可以在上面的导线72的长度的约20％至约90％之间，或者可以在下面的导线72的长度的约20％至约90％之间。在一些实施例中，气隙132的体积可以在上面的导线72的体积的约20％至约90％之间，或者可以在下面的导线72的体积的约20％至约90％之间。在一些实施例中，气隙132的长度L5可以在对应去除的牺牲层52的长度的约20％至约90％之间。

在一些实施例中，不同的密封件140可以具有相同的长度L3或L4，或者可以具有不同的长度L3或L4。具有相对较短的长度L3或L4的密封件140可以允许气隙132具有相对较长的长度L5。在一些实施例中，可以通过控制用于沉积密封材料134的工艺的参数来控制密封件140的长度L3或L4。在一些情况下，形成更长的气隙132可以允许导线72之间的寄生电容进一步减小，从而可以改善器件性能。

在图30中，根据一些实施例，在沟槽130中形成接触件110。在一些实施例中，导线72的阶梯形状可以在每个导线72上提供用于接触件110进行电接触的表面。在一些实施例中，在沟槽130中形成诸如扩散阻挡层、粘附层等的衬里(未示出)以及导电材料以形成接触件110。衬里可以包括钛、氮化钛、钽、氮化钽、其组合等。导电材料可以包括铜、铜合金、银、金、钨、钴、铝、镍、其组合等。可以执行诸如CMP的平坦化工艺以从IMD 70和多层堆叠件58的表面去除多余的材料。沟槽130中剩余的衬里和导电材料形成接触件110。

转到图31A、图31B、图31C和图31D，接触件110也可以形成在导线106和导线108上。图31A示出存储器阵列200的立体图；图31B示出存储器阵列200的俯视图；图31C示出沿着图31A的线31C'-31C'的器件和下面的衬底的截面图；以及图31D示出沿着图1A的参考截面B-B'的器件的截面图。

如图31A的立体图所示，也可以分别对导线106和导线108制作导电接触件112和114。导电接触件110、112和114可以分别电连接至导线116A、116B和116C，其在半导体管芯中将存储器阵列连接到下面/上面的电路(例如，控制电路)和/或信号、电源和接地线。例如，导电通孔118可以延伸穿过IMD 70，以将导线116C电连接到互连结构220的下层电路和衬底50上的有源器件，如图31C所示。可以形成穿过IMD 70的其他导电通孔，以将导线116A和116B电连接到互连结构220的下层电路。在替代实施例中，去向和来自存储器阵列的布线和/或电源线可以由形成在存储器阵列200上方的互连结构提供，除了互连结构220之外或代替互连结构220。因此，可以完成存储器阵列200。

尽管图2至图31B的实施例示出导线106和108的特定图案，但是其他配置也是可能的。例如，在这些实施例中，导线106/108具有交错的图案。在一些实施例中，在阵列的同一行中的导线106/108全部彼此对准。

图32示出根据一些实施例的存储器阵列200的制造中的中间步骤的截面图。图32所示的结构类似于图30所示的结构，除了突出到气隙132中的密封件140的侧壁具有大致凸出的形状而不是大致平坦的形状。在一些情况下，在沉积期间形成密封材料134的一种或多种前体相比于电介质表面而言更不可能粘附至金属表面。例如，与IMD 70的氧化物材料相比，前体更不可能粘附至导电线72的金属材料。这会导致密封材料134在导线72上的沉积减慢或延迟，会使得当在气隙132内形成密封材料134时，密封材料134形成凸出侧壁。一旦气隙132被密封材料134完全密封，则没有其他前体可以进入气隙132，并且保持密封材料134的凸出侧壁。在一些情况下，如所述，密封材料134在导线72上的缓慢或延迟的沉积可以限制密封材料134延伸到气隙132中的距离。通过以这种方式限制或减小密封件140在气隙132中的突出，气隙132可以形成为具有相对较长的长度L5，这可以使得导线72之间的寄生电容减小。

图33示出根据一些实施例的存储器阵列200的制造中的中间步骤的截面图。图33所示的结构类似于图30所示的结构，除了密封件140形成在每个气隙132的两端。在其他实施例中，密封件140和/或接触件110可以以其他配置形成。例如，密封件140可以形成在导线72的一端，但是接触件110形成在该导线72的两端。作为另一示例，密封件140可以形成在导线72的一端，但是，接触件110形成在导线72的相反端。其他配置也是可能的，并且被认为在本公开的范围内。

图34示出根据一些实施例的存储器阵列200的制造中的中间步骤的截面图。图34所示的结构类似于图33所示的结构，除了导线72具有弯曲形状。在一些情况下，在去除牺牲层74以形成气隙132之后，导线72可低垂、弯曲或下垂。导线72可以具有比图34所示的曲率更大或更小的曲率，和/或不同的导线72可以具有不同的曲率。在一些实施例中，导线72可以下垂在约30μm和约100μm之间的范围内的竖直距离，但是其他距离也是可能的。在一些实施例中，由于下垂，气隙132的中心附近的气隙132的高度可以大于该气隙132的末端附近的气隙132的高度。例如，多层堆叠件58的最顶部气隙132的中心附近的高度H1可以大于该最顶部气隙132的末端附近的高度H2。在其他实施例中，高度H1可以与高度H2大致相同。在一些实施例中，气隙132的中心附近的气隙132的高度H3可以比该气隙132的末端附近的气隙132的高度H4更大、更小或大致相同。在实施例中，多层堆叠件58的最顶部气隙132下方的一个或多个气隙132可以具有比最顶部气隙132的高度H1小的高度(例如，图34中所示的高度H3或H5)。在其他实施例中，不同气隙132的高度可以是相似的，或者第一气隙132的高度可以大于其上方的第二气隙132的高度。在一些实施例中，多层堆叠件58的最顶部气隙132可以具有该多层堆叠件58中的气隙132的最大高度(例如，图34中的高度H1)，和/或多层堆叠件58的最底部气隙132可以具有该多层堆叠件58中的气隙132的最小高度(例如，图34中的高度H5)。与此处描述相比，多层堆叠件58中的气隙132的高度在其他组合中可以相似或不同，并且所有这样的组合被认为在本公开的范围内。

图35A-C示出根据一些实施例的具有不同形状的晶体管204的平面图。图35A-C均示出类似于图25B的平面图的放大部分，除了介电材料102、存储器膜90、OS层92、导线106/108和介电材料98具有与图25B中不同的形状。图35A-C所示的实施例可以部分或全部并入本文描述的其他实施例中。图35A-C所示的结构是示例，并且其他结构也是可能的。

在图35A中，存储器膜90、OS层92和导线106/108形成为具有圆化的形状，诸如具有圆形、椭圆形或大体上圆形的横截面的形状。在一些实施例中，可以通过在介电材料98中蚀刻沟槽88(见图20A-C)来形成图35A所示的结构，使得沟槽88具有圆化的形状。可以例如通过在用于图案化沟槽88的光刻胶中图案化具有圆化的形状的开口来形成具有圆化的形状的沟槽88。沉积在沟槽88中的OS层92和存储器膜90(见图21-22)因此具有对应圆化的形状。在沉积介电材料102(见图23A-C)之后，可以在具有圆化的形状的介电材料102中形成沟槽120(见图24A-C)。因此，沉积在沟槽120中的导电材料104形成具有类似圆化的形状的导线106/108。

在图35B中，导线106/108形成为具有圆化的形状，并且未形成跨介电材料98的侧壁延伸的存储器膜90。在一些实施例中，可以通过使用选择性沉积工艺将存储器膜90沉积在沟槽88内(见图21)来形成图35B中所示的结构。例如，可以选择或控制沉积工艺的前体，使得存储器膜90选择性地沉积在除介电材料98的表面以外的表面上。可以选择介电材料98的材料以增强或提供该沉积选择性。在沉积OS层92和介电材料102(参见图22-23C)之后，可以在具有圆化的形状的介电材料102中形成沟槽120(参见图24A-C)。因此，沉积在沟槽120中的导电材料104形成具有类似圆化的形状的导线106/108。在一些情况下，形成类似于图35B所示的晶体管204可以增加导线106/108和OS层92之间的接触面积，这可以减小导线106/108和OS层92之间的接触电阻。在一些情况下，以这种方式形成导线106/108可以使接触区域的横向范围增加约5nm至约15nm范围内的距离。

在图35C中，没有形成跨介电材料98的侧壁延伸的存储器膜90和OS层92，并且形成的导线106/108具有部分圆化的形状并且跨介电材料98延伸。在一些实施例中，可以通过选择性地沉积OS层92来形成图35C所示的结构。在一些情况下，形成类似于图35C所示的晶体管204可以增加导线106/108和OS层92之间的接触面积，这可以减小导线106/108和OS层92之间的接触电阻。在一些情况下，以这种方式形成导线106/108可以使接触区域的横向范围增加约5nm至约30nm范围内的距离。

各个实施例提供了具有竖直堆叠的存储器单元的3D存储器阵列。每个存储器单元包括具有存储器膜、栅极介电材料和氧化物半导体沟道区域的晶体管。晶体管包括源极/漏极电极，其也是存储器阵列中的源极线和位线。晶体管还包括栅电极，其也是存储器阵列中的字线。介电材料设置在源极/漏极电极之间并隔离相邻的源极/漏极电极。在一些实施例中，牺牲层形成在字线的竖直堆叠件的每个字线之间。去除牺牲层，从而在竖直相邻的字线之间形成气隙。因为空气具有比许多其他介电材料(例如，氧化物、氮化物等)低的介电常数，所以用气隙而不是介电材料来分离字线可以减小不同字线之间的寄生电容。通过以这种方式减小寄生电容，可以提高器件的速度(例如，响应速度、切换速度等)，并且可以减小寄生噪声。这可以改善器件的操作，特别是当以相对较高的频率操作时。

根据一些实施例，一种存储器件包括：半导体衬底；第一晶体管，位于半导体衬底上方，其中，第一晶体管包括在半导体衬底上方延伸的第一字线；第二晶体管，位于半导体衬底上方，其中，第二晶体管包括在第一字线上方延伸的第二字线；第一气隙，在第一字线和第二字线之间延伸；存储器膜，沿着第一字线和第二字线延伸，其中，存储器膜接触第一字线和第二字线；沟道层，沿着存储器膜延伸；源极线，沿着沟道层延伸，其中，存储器膜位于源极线和字线之间；位线，沿着沟道层延伸，其中，存储器膜位于位线和字线之间；以及隔离区域，位于源极线和位线之间。在实施例中，气隙的至少一端由在第一字线和第二字线之间延伸的第一介电材料密封。在实施例中，存储器件包括延伸穿过第一介电材料以物理接触第一字线的导电接触件。在实施例中，存储器件包括位于第一字线和第一介电材料上方并与之物理接触的金属间介电层(IMD)。在实施例中，气隙具有第一长度，第二字线具有第二长度，其中，第一长度在第二长度的5％至80％的范围内。在实施例中，存储器件包括在第二字线上方延伸并与之物理接触的第二介电材料。在实施例中，存储器件包括位于半导体衬底上方的第三晶体管，其中，第三薄膜晶体管包括在第二字线上方延伸的第三字线；以及在第二字线与第三字线之间延伸的第二气隙。在实施例中，第二气隙的体积小于第一气隙的体积。

根据一些实施例，一种器件包括：半导体衬底；第一存储器单元，位于半导体衬底上方，该第一存储器单元包括第一薄膜晶体管，其中，该第一晶体管包括第一栅电极，该第一栅电极包括第一字线的一部分，其中，该第一栅电极的底面通过第一气隙暴露，其中，第一栅电极的顶面通过第二气隙暴露；铁电材料的第一部分，其中，铁电材料的第一部分位于第一栅电极的侧壁上；以及第一沟道区域，位于铁电材料的第一部分的侧壁上；源极线，其中，源极线的第一部分为第一晶体管提供第一源极/漏极电极；位线，其中，位线的第一部分为第一晶体管提供第二源极/漏极电极；以及第一介电材料，将源极线和位线分离。在实施例中，该器件包括位于第一存储器单元上方的第二存储器单元，该第二存储器单元包括第二晶体管，其中，该第二晶体管包括第二栅电极，该第二栅电极包括第二字线的一部分，其中，第二栅电极的底面通过第二气隙暴露。在实施例中，第二栅电极的顶面被第二介电材料覆盖。在实施例中，第一栅电极的底面包括第一端和第二端，其中，底面的介于第一端和第二端之间的部分比第一端和第二端更靠近半导体衬底。在实施例中，第二气隙的高度大于第一气隙的高度。在实施例中，该器件包括位于第一栅电极的底面上的第一密封件和位于第一栅电极的顶面上的第二密封件，其中，第一密封件和第二密封件是密封材料。在实施例中，源极线的横截面和位线的横截面具有圆化的形状。

根据一些实施例，一种方法包括：沉积导电材料和牺牲材料的交替层以形成包括导电材料层和牺牲材料层的多层堆叠件；沿着多层堆叠件的侧壁沉积存储器膜；在存储器膜上方沉积氧化物半导体(OS)层；在多层堆叠件上方形成金属间介电层(IMD)；在IMD中图案化沟槽，其中，沟槽中的每个沟槽暴露牺牲材料层中的相应牺牲材料层；穿过沟槽进行蚀刻工艺以去除牺牲材料层，其中，去除牺牲层在导电材料层的导电材料层之间形成气隙；以及在沟槽中沉积介电材料，其中，介电材料密封气隙。在实施例中，牺牲材料是硅。在实施例中，蚀刻工艺包括执行干蚀刻工艺，然后执行湿蚀刻工艺。在实施例中，沉积介电材料包括使用PECVD工艺沉积氧化物。在实施例中，该方法包括形成导电层的接触件，包括在沟槽中沉积导电材料。

本申请的实施例一种存储器件，包括：半导体衬底；第一晶体管，位于所述半导体衬底上方，其中，所述第一晶体管包括在所述半导体衬底上方延伸的第一字线；第二晶体管，位于所述半导体衬底上方，其中，所述第二晶体管包括在所述第一字线上方延伸的第二字线；第一气隙，在所述第一字线和所述第二字线之间延伸；存储器膜，沿着所述第一字线和所述第二字线延伸，其中，所述存储器膜接触所述第一字线和所述第二字线；沟道层，沿着所述存储器膜延伸；源极线，沿着所述沟道层延伸，其中，所述存储器膜位于所述源极线和所述字线之间；位线，沿着所述沟道层延伸，其中，所述存储器膜位于所述位线和所述字线之间；以及隔离区域，位于所述源极线和所述位线之间。在一些实施例中，气隙的至少一端由在所述第一字线和所述第二字线之间延伸的第一介电材料密封。在一些实施例中，还包括延伸穿过所述第一介电材料以物理接触所述第一字线的导电接触件。在一些实施例中，还包括位于所述第一字线和所述第一介电材料上方并与之物理接触的金属间介电层(IMD)。在一些实施例中，气隙具有第一长度，所述第二字线具有第二长度，其中，所述第一长度在所述第二长度的5％至80％的范围内。在一些实施例中，还包括在所述第二字线上方延伸并与之物理接触的第二介电材料。在一些实施例中，还包括：第三晶体管，位于所述半导体衬底上方，其中，所述第三晶体管包括在所述第二字线上方延伸的第三字线；以及第二气隙，在所述第二字线和所述第三字线之间延伸。在一些实施例中，第二气隙的体积小于所述第一气隙的体积。

本申请的实施例提供了一种器件，包括：半导体衬底；第一存储器单元，位于所述半导体衬底上方，所述第一存储器单元包括第一薄膜晶体管，其中，所述第一薄膜晶体管包括：第一栅电极，包括第一字线的一部分，其中，所述第一栅电极的底面通过第一气隙暴露，其中，所述第一栅电极的顶面通过第二气隙暴露；铁电材料的第一部分，其中，所述铁电材料的第一部分位于所述第一栅电极的侧壁上；和第一沟道区域，位于所述铁电材料的第一部分的侧壁上；源极线，其中，所述源极线的第一部分为所述第一薄膜晶体管提供第一源极/漏极电极；位线，其中，所述位线的第一部分为所述第一薄膜晶体管提供第二源极/漏极电极；以及第一介电材料，将所述源极线和所述位线分离。在一些实施例中，还包括位于所述第一存储器单元上方的第二存储器单元，所述第二存储器单元包括第二晶体管，其中，所述第二晶体管包括第二栅电极，所述第二栅电极包括第二字线的一部分，其中，所述第二栅电极的底面通过所述第二气隙暴露。在一些实施例中，第二栅电极的顶面被第二介电材料覆盖。在一些实施例中，第一栅电极的底面包括第一端和第二端，其中，所述底面的介于所述第一端和所述第二端之间的部分比所述第一端和所述第二端更靠近所述半导体衬底。在一些实施例中，第二气隙的高度大于所述第一气隙的高度。在一些实施例中，还包括位于所述第一栅电极的底面上的第一密封件和位于所述第一栅电极的顶面上的第二密封件，其中，所述第一密封件和所述第二密封件包括密封材料。在一些实施例中，源极线的横截面和所述位线的横截面具有圆化的形状。

本申请的实施例还提供一种方法，包括：沉积导电材料和牺牲材料的交替层以形成包括多个导电材料层和多个牺牲材料层的多层堆叠件；沿着所述多层堆叠件的侧壁沉积存储器膜；在所述存储器膜上方沉积氧化物半导体(OS)层；在所述多层堆叠件上方形成金属间介电层(IMD)；在所述IMD中图案化多个沟槽，其中，所述多个沟槽中的每个沟槽暴露所述多个牺牲材料层中的相应牺牲材料层；穿过所述多个沟槽执行蚀刻工艺以去除所述多个牺牲材料层，其中，去除所述多个牺牲层在所述多个导电材料层的导电材料层之间形成气隙；以及在所述多个沟槽中沉积介电材料，其中，所述介电材料密封所述气隙。在一些实施例中，牺牲材料为硅。在一些实施例中，蚀刻工艺包括执行干蚀刻工艺和之后的湿蚀刻工艺。在一些实施例中，沉积所述介电材料包括使用PECVD工艺沉积氧化物。在一些实施例中，还包括形成所述多个导电层的接触件，包括在所述多个沟槽中沉积导电材料。

以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。