阅读说明：本技术 一种三维阻变存储器及制造方法 (Three-dimensional resistive random access memory and manufacturing method thereof ) 是由 左青云 李铭 于 2020-05-19 设计创作，主要内容包括：本发明公开了一种三维阻变存储器,包括：形成在衬底上的多层水平导电电极,以及形成在所述水平导电电极之间的隔离介质层；所述水平导电电极和隔离介质层之间竖直设有两个阻变存储层,两个所述阻变存储层的内侧设有连接所述阻变存储层的竖直导电电极,所述阻变存储层侧壁与所述水平导电电极端部之间通过与所述水平导电电极同层设置的选通材料层相连接,所述隔离介质层将所述选通材料层上下隔断。本发明的三维阻变存储器具有自选通特性,能够有效提升存储密度,且与CMOS工艺兼容,有利于推广应用。本发明还公开了一种三维阻变存储器制造方法。(The invention discloses a three-dimensional resistive random access memory, which comprises: the device comprises a substrate, a plurality of layers of horizontal conductive electrodes formed on the substrate, and an isolation medium layer formed between the horizontal conductive electrodes; two resistive random access memory layers are vertically arranged between the horizontal conductive electrode and the isolation dielectric layer, vertical conductive electrodes connected with the resistive random access memory layers are arranged on the inner sides of the two resistive random access memory layers, the side walls of the resistive random access memory layers are connected with the end portions of the horizontal conductive electrodes through gating material layers arranged on the same layer as the horizontal conductive electrodes, and the isolation dielectric layer separates the gating material layers from top to bottom. The three-dimensional resistive random access memory has the self-gating characteristic, can effectively improve the storage density, is compatible with a CMOS (complementary metal oxide semiconductor) process, and is beneficial to popularization and application. The invention also discloses a manufacturing method of the three-dimensional resistive random access memory.)

一种三维阻变存储器及制造方法

技术领域

本发明涉及半导体集成电路技术领域，特别是涉及一种三维阻变存储器及制造方法。

背景技术

存储器是现代信息技术的核心部件之一，全球市场已超700亿美元。大数据时代所需存储和处理的数据量每年以约60％的速度递增，2020年将达到40ZB。因此亟需发展高速、高密度、低功耗的存储技术，并扩展其存储-逻辑融合功能，发展高效的计算系统。

随着大数据时代的到来，以平面微缩方式来提高海量数据存储密度的二维架构，已远不能满足数据爆炸式增长对存储器高密度和高容量的需求，三维集成已逐渐成为未来存储技术的主流发展趋势。

目前，市面上主要的三维存储器是3D NAND Flash，主流技术是64-96层。预计128层的3D NAND Flash也将很快面世，并得到大规模应用。

随着集成电路随摩尔定律不断发展，CPU等信号处理芯片的速度也越来越快，但主流存储器的工作速度却无法实现对应的工作速度的提高。因此“存储墙”的问题日益显现并加剧。研发速度更快、功耗更低、密度更高的存储器迫在眉睫，其中各类新型存储器被寄予厚望。

阻变存储器是一种适合低功耗、低成本应用的新型存储器，且可以进行三维集成。常见的三维集成方式包括平面堆叠三维集成和垂直三维集成。其中，垂直三维集成方式由于其能够使用更少的光罩实现三维集成，因此在较多层数集成时具有明显的优势。由于交叉阵列中存在漏电通道串扰，因此需要将阻变器件和选通器件串联或者制备具有自选通的自选择阻变器件。对于垂直三维集成而言，具有自选通的自选择阻变器件是首选。

请参考图1，图1是现有的一种三维阻变存储器结构示意图。如图1所示，在现有技术中，由于自选通器件中的选通材料层06和阻变存储层07都是竖立放置，因此难以对其进行纵向的图形化。但如果对选通材料层06和阻变存储层07都不进行图形化，后续将带来可靠性问题，影响存储器件寿命。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种三维阻变存储器及制造方法，以解决现有自选择RRAM在垂直三维集成中的漏电和可靠性等问题，实现高密度三维RRAM，降低单位面积存储器成本。

为实现上述目的，本发明的技术方案如下：

一种三维阻变存储器，包括：

形成在衬底上的多层水平导电电极，以及形成在所述水平导电电极之间的隔离介质层；所述水平导电电极和隔离介质层之间竖直设有两个阻变存储层，两个所述阻变存储层的内侧设有连接所述阻变存储层的竖直导电电极，所述阻变存储层侧壁与所述水平导电电极端部之间通过与所述水平导电电极同层设置的选通材料层相连接，所述隔离介质层将所述选通材料层上下隔断。

进一步地，所述衬底与所述多层水平导电电极之间设有绝缘介质层。

进一步地，所述多层水平导电电极上设有保护介质层，所述保护介质层被所述阻变存储层所隔断。

一种三维阻变存储器制造方法，包括以下步骤：

步骤S01：提供一衬底，在所述衬底上交替形成多层水平导电电极和隔离介质层；

步骤S02：向下形成穿过所述多层水平导电电极和隔离介质层的沟槽；

步骤S03：对所述沟槽侧壁上露出的所述水平导电电极的端部进行处理，在所述沟槽侧壁表面与所述水平导电电极之间形成选通材料层；

步骤S04：沿所述沟槽内壁形成阻变存储层，并在所述阻变存储层上形成竖直导电电极。

进一步地，步骤S03中，对所述沟槽侧壁上露出的所述水平导电电极的端部进行处理时，包括：先去除所述沟槽侧壁上露出的部分所述水平导电电极材料，在所述沟槽的侧壁上形成内凹结构，然后，在所述内凹结构中形成选通材料层。

进一步地，采用化学刻蚀或者湿法刻蚀方法，去除部分所述水平导电电极材料，形成内凹结构。

进一步地，采用原子层淀积方法，在所述内凹结构中生长选通材料，然后，采用干法刻蚀去除位于所述隔离介质层侧壁上的选通材料，形成内嵌于内凹结构中的选通材料层。

进一步地，采用干法刻蚀去除位于所述隔离介质层侧壁上的选通材料时，使所述隔离介质层与所述选通材料层的侧壁表面相平齐。

进一步地，采用氧化的方式，将所述内凹结构中露出的水平导电电极端部材料氧化，形成所述水平导电电极材料的氧化层，作为所述选通材料层。

进一步地，步骤S01中，还包括：在形成多层水平导电电极和隔离介质层前，在所述硅衬底上形成一层绝缘介质层，以及在最上一层水平导电电极上形成一层保护介质层。

从上述技术方案可以看出，本发明通过将水平导电电极的端部材料去除，在沟槽的侧壁上形成内凹结构，并在内凹结构中填充选通材料，或者直接将内凹结构中水平导电电极的端部材料氧化，以形成的氧化层作为选通材料，实现了选通材料的图形化，同时，通过使隔离介质层与选通材料层的侧壁表面相平齐，实现了形成在沟槽侧壁上的阻变存储层表面的平坦性，避免了漏电，提升了存储器件的可靠性，最终实现了高密度、高可靠的三维阻变存储器。

附图说明

图1是现有的一种三维阻变存储器结构示意图。

图2是本发明一较佳实施例的一种三维阻变存储器结构示意图。

图3是本发明一较佳实施例的一种三维阻变存储器制造方法流程示意图。

图4-图8是本发明一较佳实施例的制造一种三维阻变存储器时的工艺步骤示意图。

具体实施方式

下面结合附图，对本发明的具体实施方式作进一步的详细说明。

需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。

在以下本发明的具体实施方式中，请参考图2，图2是本发明一较佳实施例的一种三维阻变存储器结构示意图。如图2所示，本发明的一种三维阻变存储器，可包括：

硅衬底01；

形成在硅衬底01上的多层水平导电电极031～033，以及形成在各层水平导电电极031～033之间的隔离介质层041～042。

本实施例中显示在硅衬底01上设有三层水平导电电极031～033，以及设于三层水平导电电极031～033之间的两层隔离介质层041～042。

此外，在硅衬底01与多层水平导电电极031～033的最下一层水平导电电极031之间还可设有绝缘介质层02，在多层水平导电电极031～033的最上一层水平导电电极033之上还可设有保护介质层05。

其中，各层水平导电电极031～033以及隔离介质层041～042(包括保护介质层05)之间竖直设置一至多个U形的阻变存储层09(图示为两个U形的阻变存储层09)。U形阻变存储层09的上端可与保护介质层05的表面相平齐；U形阻变存储层09的下端位于绝缘介质层02上。

请参考图2。在阻变存储层09的U形内部设有竖直导电电极10；竖直导电电极10与阻变存储层09的内侧相连接。同时，在阻变存储层09外侧壁与水平导电电极031～033的端部之间设有选通材料层08；阻变存储层09、选通材料层08和水平导电电极031～033依次相连接。并且，选通材料层08与水平导电电极031～033同层设置，因而隔离介质层041～042将选通材料层08上下隔断为例如图示的三层。

实际上，在阻变存储层09的U形的竖直两侧上分别构成了一个阻变存储层09，即各层水平导电电极031～033以及隔离介质层041～042(包括保护介质层05)是被竖直设置的两个阻变存储层09所间隔。

本实施例中，两个竖直设置的阻变存储层09的下端之间可通过其材料的延伸而相连，从而形成一个U形的阻变存储层09。但不限于此，两个竖直设置的阻变存储层09的下端之间也可断开。

下面通过具体实施方式并结合附图，对本发明的一种三维阻变存储器制造方法进行详细说明。

请参考图3，并结合参考图4-图8，图3是本发明一较佳实施例的一种三维阻变存储器制造方法流程示意图，图4-图8是本发明一较佳实施例的制造一种三维阻变存储器时的工艺步骤示意图。如图3所示，本发明的一种三维阻变存储器制造方法，可用于制作上述例如图2的一种三维阻变存储器结构，并可包括以下步骤：

步骤S01：提供一衬底，在所述衬底上交替形成多层水平导电电极和隔离介质层。

请参考图4。可采用一个硅片衬底01，先在硅衬底01上淀积形成一层绝缘介质层02。

然后，再在绝缘介质层02上依次淀积水平导电电极031～033材料和隔离介质层041～042材料，形成例如三层水平导电电极031～033和两层隔离介质层041～042，三层水平导电电极031～033互相间通过隔离介质层041～042相隔离。最后，在第三层水平导电电极033上面再淀积一层保护介质层05。

衬底01可以是已经完成所需处理电路制造的硅片，然后再开始在上面进行阻变存储器制造。

本实施例中，可采用一个12英寸硅片作为衬底01，在硅片衬底01上可先淀积800～1200埃，例如1000埃的二氧化硅，作为绝缘介质层02。

接着，再依次淀积水平导电电极031～033材料和隔离介质层041～042材料。

本实施例中，可淀积200～400埃，例如300埃的Ti作为水平导电电极031～033材料，并可淀积400～600埃，例如500埃的二氧化硅作为隔离介质层041～042材料。最后，可淀积900～1100埃，例如1000埃的二氧化硅作为保护介质层05，形成在水平方向上互相隔离的三层水平导电电极031～033。

步骤S02：向下形成穿过所述多层水平导电电极和隔离介质层的沟槽。

请参考图5。可采用光刻和刻蚀工艺，对三层水平导电电极031～033进行刻蚀，在三层水平导电电极031～033中形成沟槽11。

本实施例中，采用干法刻蚀对多层薄膜中的保护介质层05、隔离介质层041～042、水平导电电极031～033进行刻蚀，并停止在绝缘介质层02上。从而水平方向的三层水平导电电极031～033被图形化，并作为阻变存储器的其中一个电极端子。

步骤S03：对所述沟槽侧壁上露出的所述水平导电电极的端部进行处理，在所述沟槽侧壁表面与所述水平导电电极之间形成选通材料层。

请参考图6。作为一可选的实施方式，对沟槽11侧壁上露出的水平导电电极031～033的端部进行处理，方法可包括：

采用化学刻蚀或者湿法刻蚀方法，去除沟槽11侧壁上露出的部分水平导电电极031～033材料，在沟槽11的侧壁上形成内凹结构12。

本实施例中，采用湿法药液横向腐蚀5nm深度的Ti水平导电电极031～033，形成横向5nm深度的内凹结构12。

请参考图7。然后，采用原子层淀积方法，在内凹结构12中生长选通材料层08材料。

接着，采用干法刻蚀方法，去除在隔离介质层041～042侧壁(即沟槽11侧壁)上也同时生长出的选通材料层08材料，使隔离介质层041～042与选通材料层08材料的侧壁表面相平齐，形成内嵌于内凹结构12中的选通材料层08。

本实施例中，采用原子层淀积10nm的氧化钛选通材料，然后再采用干法刻蚀去除生长在隔离介质层041～042侧壁上的选通材料，形成内嵌于内凹结构12中的氧化钛选通材料层08，并使形成的氧化钛的露出表面和隔离介质层041～042的露出表面在竖直方向上形成在同一平面上，以使后续阻变存储层09材料能够淀积在竖直平坦的表面上，避免发生漏电，提升存储器件的可靠性。

作为其他可选的实施方式，对沟槽11侧壁上露出的水平导电电极031～033的端部进行处理，方法还可包括：采用氧化的方式，将内凹结构中水平导电电极露出的端部钛材料直接氧化成氧化钛，形成氧化钛选通材料层。

步骤S04：沿所述沟槽内壁形成阻变存储层，并在所述阻变存储层上形成竖直导电电极。

请参考图8。在沟槽11中淀积阻变存储层09材料，然后，在阻变存储层09材料上继续淀积竖直导电电极10材料，将沟槽11填满。

然后，再去除结构表面多余的阻变存储层09材料和竖直导电电极10材料，形成U形的阻变存储层09，和位于阻变存储层09的U形内的竖直导电电极10。

竖直导电电极10作为阻变存储器的另一个电极端子。

本实施例中，采用ALD淀积氧化铪薄膜作为阻变存储层09材料；再采用PVD淀积TaN作为竖直导电电极10材料；然后采用CMP工艺去除表面多余的阻变存储层09材料和竖直导电电极10材料。

之后，可将水平导电电极031～033和竖直导电电极10分别连接至形成的对应的互连线，从而可以对阻变存储器施加操作电信号，完成三维阻变存储器制造。

综上所述，在本发明提供的上述三维阻变存储器及制造方法中，将选通材料制作在内凹结构中，使得选通材料互相隔离，且使得阻变存储层表面平坦，降低了三维阻变存储器阵列中的漏电流，提高了器件可靠性，实现了高密度三维阻变存储器及其制造，并有利于降低成本。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。