一种低应力的半导体芯片
阅读说明：本技术 一种低应力的半导体芯片 (Low-stress semiconductor chip ) 是由 阳平 于 2020-04-28 设计创作，主要内容包括：本发明涉及一种低应力的半导体芯片,包括半导体基板,半导体基板包括由多个IGBT元胞并联形成的IGBT芯片区,衬底上还设有阻止区,阻止区位于IGBT芯片区以外,阻止区内设有设有第一接触沟槽,第一接触沟槽内设有热膨胀系数大于二氧化硅热膨胀系数的金属。本发明的低应力的半导体芯片,能降低半导体芯片的面内应力和IGBT芯片区内的应力,改善硅片的翘曲度,能避免后续工艺中设备传送问题,能形成低应力的深沟槽IGBT器件。(The invention relates to a low-stress semiconductor chip which comprises a semiconductor substrate, wherein the semiconductor substrate comprises an IGBT chip area formed by connecting a plurality of IGBT unit cells in parallel, a stopping area is further arranged on the substrate and positioned outside the IGBT chip area, a first contact groove is formed in the stopping area, and metal with a thermal expansion coefficient larger than that of silicon dioxide is arranged in the first contact groove. The low-stress semiconductor chip can reduce the in-plane stress of the semiconductor chip and the stress in an IGBT chip area, improve the warping degree of a silicon wafer, avoid the problem of equipment transmission in the subsequent process and form a low-stress deep-groove IGBT device.)
技术领域
本发明涉及一种半导体芯片，尤其涉及一种低应力的半导体芯片。
背景技术
随着半导体制造技术的发展，各种芯片不断朝着高集成度、高性能、低功耗、轻薄化、低成本方向发展。随着晶圆尺寸的增大和晶圆厚度的减小，在晶圆加工过程中的应力问题逐渐现象出来。晶圆加工过程中产生的应力会在尺寸较大和厚度较薄的晶圆上形成明显的翘曲。在半导体功率器件结构中，沟槽式晶体管由于其优异的电学特性被广泛应用于各类功率器件中，特别是绝缘栅双极型晶体管。随着器件性能要求的提升，器件所需的沟槽深度越来越深，由此带来的沟槽式多晶硅栅极的应力问题越发突出，较大的应力将会导致硅片翘曲度增加。当晶圆发生翘曲时，会增加后续光刻机台的对准难度，导致整个IGBT工艺流程，尤其是光刻工艺中出现光刻设备传送的难题，严重时甚至导致硅片无法流片。此外，应力过大有时还会导致对偏的问题，进而导致器件电性能发生变化、硅片碎片率增加、芯片良率低。
有鉴于上述的缺陷，本设计人，积极加以研究创新，以期创设一种新型结构的低应力的半导体芯片，使其更具有产业上的利用价值。
发明内容
为解决上述技术问题，本发明的目的是提供一种不易产生翘曲问题的低应力的半导体芯片。
本发明的低应力的半导体芯片，包括衬底，所述衬底包括由多个IGBT元胞并联形成的IGBT芯片区，所述衬底上还设有阻止区，所述阻止区位于IGBT芯片区以外，阻止区内设有第一接触沟槽，第一接触沟槽内设有热膨胀系数大于二氧化硅热膨胀系数的金属。
进一步的，本发明的低应力的半导体芯片，所述阻止区的数目为偶数个，并且多个阻止区均匀地分布于低应力的半导体芯片表面的边缘。
进一步的，本发明的低应力的半导体芯片，所述阻止区与IGBT芯片区之间设有划片槽。
进一步的，本发明的低应力的半导体芯片，所述IGBT元胞包括N型漂移区、位于N型漂移区背面的N型场终止区及位于N型场终止区下方的集电极，N型场终止区与集电极之间设有P型集电极区，N型漂移区的表面设有积累区，IGBT芯片区内还设有底端位于N型漂移区的多个栅沟槽区及虚拟沟槽区，栅沟槽区内设有位于栅沟槽区表面的绝缘膜及绝缘膜上方的栅电极，虚拟沟槽区内设有位于虚拟沟槽区表面的绝缘膜及绝缘膜上方的虚拟栅电极，所述栅电极、虚拟栅电极上方均设有位于衬底表面的绝缘介质层，所述积累区上方还设有P型基区，所述栅沟槽区的左右两侧设有位于P型基区表面的N+发射区，所述栅沟槽区及虚拟沟槽区之间设有位于P型基区表面的第二接触沟槽或第三接触沟槽，P型基区的顶部通过离子注入形成位于第二接触沟槽或第三接触沟槽下方的P+高掺杂区，所述IGBT芯片区的表面设有与N+发射区及虚拟栅电极连接的发射极金属，IGBT芯片区的表面还设有与栅极金属连接的栅金属层，所述栅金属层及发射极金属层均由热膨胀系数大于二氧化硅热膨胀系数的金属制成。
进一步的，本发明的低应力的半导体芯片，所述第一接触沟槽、第二接触沟槽及第三接触沟槽内填充的金属为铝硅合金或铝硅铜合金。
进一步的，本发明的低应力的半导体芯片，所述第三接触沟槽的深度小于所述P型基区的深度并且大于所述第二接触沟槽的深度。
进一步的，本发明的低应力的半导体芯片，所述第三接触沟槽为条形或间隔设置的方形。
借由上述方案，本发明至少具有以下优点：本发明的低应力的半导体芯片，半导体衬底上设置有多个阻止区，阻止区上不设计任何器件结构，仅在阻止区内设置多个接触沟槽，通过进行绝缘介质层的刻蚀而形成第一接触沟槽，此后在接触沟槽内填充热膨胀系数大于二氧化硅的金属。具体实施时，可在该半导体衬底上设计2N个(N为自然数)阻止区，阻止区可呈多种对称图形，如圆形、四角形、六角形、八角形等对称图形。通过在半导体芯片表面的边缘上形成多个阻止区，并在阻止区内设置热膨胀系数大于二氧化硅的金属，使得该金属在高温沉积并冷却后产生相反方向的应力，缓解沟槽式多晶硅栅极的应力，也使沟槽栅IGBT器件芯片间应力相互隔离，进而减少对整个晶圆产生张应力和压应力，从而改善了整个晶圆的翘曲形变，有利于提高光刻对准精度和流片的效率。
此外，通过在相邻栅沟槽区及虚拟沟槽区之间添加第二接触沟槽18或第三接触沟槽19，能够改善单个IGBT芯片内的应力。第二接触沟槽和第三接触沟槽内填充的热膨胀系数大于二氧化硅的金属(如铝)，使得该金属在高温沉积并冷却后产生相反方向的应力，从而缓解沟槽式多晶硅栅极的应力，改善单个IGBT芯片内的应力，提高IGBT器件性能。其中，第二接触沟槽18和第三接触沟槽19是分别通过不同的干法刻蚀工艺所形成的；第三接触沟槽19的深度比第二接触沟槽18的深度要大，同时第三接触沟槽19的深度比P型基区15的深度要浅，这是为了保证PN结承压区不被穿通。第三接触沟槽19的宽度与第二接触沟槽18的宽度可以相同也可以不同；第三接触沟槽19可为整体的长条形或由多个间隔设置的方形构成；第三接触沟槽19和第一接触沟槽28的刻蚀深度由刻蚀时间控制，其刻蚀深度可根据器件性能的需要进行设定。
综上所述，本发明的低应力的半导体芯片，在加工半导体功功率器件过程中不易产生翘曲的问题，从而减少了硅片的碎片率，提高了芯片的良品率。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
图1是低应力的半导体芯片的正面版图结构，其中阻止区的数目为四个，IGBT芯片区和划片槽未示出；
图2是低应力的半导体芯片的另一正面版图结构，其中阻止区的数目为八个，IGBT芯片区和划片槽未示出；
图3是低应力的半导体芯片的再一正面版图结构，其中阻止区的数目为四个。
图4是IGBT芯片区的平面剖视图，其中第三接触沟槽为条形；
图5是IGBT芯片区的另一平面剖视图，其中第三接触沟槽为方形；
图6是IGBT芯片区的横截面图；
图7是IGBT芯片区的纵向剖视图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
参见图1至图7，本发明一较佳实施例的一种低应力的半导体芯片，包括衬底100，所述衬底包括由多个IGBT元胞并联形成的IGBT芯片区1，所述衬底上还设有阻止区2，所述阻止区位于IGBT芯片区以外，阻止区内设有第一接触沟槽28，第一接触沟槽内设有热膨胀系数大于二氧化硅热膨胀系数的金属。
本发明的低应力的半导体芯片，半导体衬底上划有多个阻止区，阻止区上不设计任何器件结构，仅在阻止区内设置多个接触沟槽，通过进行绝缘介质层的刻蚀而形成第一接触沟槽28，此后在接触沟槽内填充热膨胀系数大于二氧化硅的金属。具体实施时，可在该半导体衬底上设计2N个(N为自然数)阻止区，阻止区可呈多种对称图形，如圆形、四角形、六角形、八角形等对称图形。通过在低应力的半导体芯片表面的边缘上形成多个阻止区，并在阻止区内设置热膨胀系数大于二氧化硅的金属，使得该金属在高温沉积并冷却后产生相反方向的应力，缓解沟槽式多晶硅栅极的应力，也使沟槽栅IGBT器件芯片间应力相互隔离，进而减少对整个晶圆产生张应力和压应力，从而改善了整个晶圆的翘曲形变，有利于提高光刻对准精度和流片的效率。
作为优选，所述阻止区的数目为偶数个，优选为四或八个，并且多个阻止区均匀地分布于低应力的半导体芯片表面的边缘。
作为优选，所述阻止区的数目为四个，并且每个阻止区内设有四个第一接触沟槽28。
作为优选，所述阻止区与IGBT芯片区之间设有划片槽6。
作为优选，所述IGBT元胞包括N型漂移区101、位于N型漂移区背面的N型场终止区21及位于N型场终止区下方的集电极5，N型场终止区与集电极之间设有P型集电极区22，N型漂移区的表面设有积累区11，IGBT芯片区内还设有底端位于N型漂移区的多个栅沟槽区12-A及虚拟沟槽区12-B,栅沟槽区内设有位于栅沟槽区表面的绝缘膜13-A及绝缘膜上方的栅电极14-A，虚拟沟槽区内设有位于虚拟沟槽区表面的绝缘膜13-B及绝缘膜上方的虚拟栅电极14-B，所述栅电极、虚拟栅电极上方均设有位于衬底表面的绝缘介质层17，所述积累区上方还设有P型基区15，所述栅沟槽区的左右两侧设有位于P型基区表面的N+发射区16，所述栅沟槽区及虚拟沟槽区之间设有位于P型基区表面的第二接触沟槽18或第三接触沟槽19，P型基区的顶部通过离子注入形成位于第二接触沟槽或第三接触沟槽下方的P+高掺杂区20，所述IGBT芯片区的表面设有与N+发射区及虚拟栅电极连接的发射极金属3，IGBT芯片区的表面还设有与栅极金属连接的栅金属层(图中未示出)，所述栅金属层及发射极金属层均由热膨胀系数大于二氧化硅热膨胀系数的金属制成。
通过在相邻栅沟槽区及虚拟沟槽区之间添加第二接触沟槽18或第三接触沟槽19，能够改善单个IGBT芯片内的应力。第二接触沟槽和第三接触沟槽内填充的热膨胀系数大于二氧化硅的金属如铝，使得该金属在高温沉积并冷却后产生相反方向的应力，从而缓解沟槽式多晶硅栅极的应力，改善单个IGBT芯片内的应力，提高IGBT器件性能。其中，第二接触沟槽18和第三接触沟槽19是分别通过不同的干法刻蚀工艺所形成的；第三接触沟槽19的深度比第二接触沟槽18的深度要大，同时第三接触沟槽19的深度比P型基区15的深度要浅，这是为了保证PN结承压区不被穿通。第三接触沟槽19的宽度与第二接触沟槽18的宽度可以相同也可以不同；第三接触沟槽19可为整体的长条形或由多个间隔设置的方形构成；第三接触沟槽19和第一接触沟槽28的刻蚀深度由刻蚀时间控制，其刻蚀深度可根据器件性能的需要进行设定。
作为优选，所述第一接触沟槽、第二接触沟槽及第三接触沟槽内填充的金属为铝硅合金或铝硅铜合金。
作为优选，所述第三接触沟槽的深度小于所述P型基区的深度并且大于所述第二接触沟槽的深度。
作为优选，所述第三接触沟槽为条形或间隔设置的方形。
以下为本发明低应力的半导体芯片的制作方法：
S1.采用N型单晶硅材料或N型外延硅材料作为衬底材料，充当功率器件的N型漂移区。
S2.忽略终端区域的形成过程，在该半导体基板100的器件有源区内通过离子注入和高温推阱形成积累区11。
S3.在有源区中通过光刻和反应离子刻蚀形成栅沟槽区12-A、和虚拟沟槽区12-B。其中IGBT芯片区中形成栅沟槽区12-A和虚拟沟槽区12-B，两者可按照一定比例1：N来设置。各沟槽区之间可以以同等间距排列也可以不等间距排列。具体地，该半导体基板100表面生长一层厚度为的二氧化硅阻挡层，作为沟槽刻蚀的阻挡层；利用光刻掩膜对二氧化硅阻挡层进行刻蚀，形成二氧化硅阻挡层图形；然后去除光刻胶；以所述二氧化硅阻挡层图形作为掩模对硅衬底进行刻蚀，即深挖多个沟槽，形成栅沟槽区12-A、和虚拟沟槽区12-B；湿法腐蚀去除剩余的二氧化硅阻挡层。
S4.在有源区内通过高温氧化在各沟槽区内壁生长一层致密性较高的绝缘膜13-A和13-B。具体地，先通过高温氧化在各沟槽区内壁生长一层牺牲氧化层，再利用湿法腐蚀掉该牺牲氧化层，以确保绝缘膜的光滑平整；通过高温氧化在各沟槽区内壁生长一层绝缘膜。其中所述绝缘膜的厚度为上述操作步骤是为了减少晶体缺陷和杂质，从而生长出致密性较好的绝缘膜作为MOS结构的栅氧化膜；
S5.在该半导体基板100的表面沉积一层多晶硅，用多晶硅覆盖沟槽和衬底表面。然后掺杂形成N型多晶硅。具体地，通过高温炉管在该半导体基板100的表面沉积多晶硅并进行原位掺杂，形成N型多晶硅，多晶硅的厚度为0.5-2um，浓度为1E20cm-3；然后对多晶硅进行高温激活，温度为950℃，时间为30分钟。
S6.对该半导体基板100表面的多晶硅进行反应离子刻蚀，刻蚀厚度为0.5-2um，只保留各沟槽区内、栅电极PAD以及栅电极BUS通道上的多晶硅。从而形成栅电极14-A和虚拟栅电极14-B。其中栅电极14-A形成于栅沟槽区12-A内，虚拟栅电极14-B形成于虚拟沟槽区12-B内。
S7.在有源区内形成P型基区15；具体地，在栅沟槽区12-A和虚拟沟槽区12-B的间隙内进行离子注入；然后进行长时间的高温推阱，从而形成IGBT芯片区中的P型基区15。其中，注入硼离子的浓度为2E13-3E13 cm-2,注入能量为80-120Kev。
S8.在IGBT器件有源区中P型基区15的上表面通过离子注入和高温推阱形成N+发射区16。具体地，使用不对虚拟沟槽区两侧进行离子注入而仅用于对栅沟槽区两侧进行离子注入的掩膜，利用光刻掩膜形成N+发射区的注入窗口；向N+发射区注入窗口中注入高能砷离子并高温推阱，从而在IGBT区中栅沟槽区两侧的P型基区的上表面形成N+发射区16。
S9.在半导体基板表面淀积绝缘介质层17，并进行回流使之平坦化。所述绝缘介质层的厚度为1-1.5um；所述绝缘介质层可由多层绝缘介质堆叠而成；
S10.在栅沟槽区及虚拟沟槽区间隙中刻蚀绝缘介质层17并向下刻蚀半导体基板，形成第二接触沟槽18。
S11.在栅沟槽区及虚拟沟槽区间隙中刻蚀绝缘介质层17并向下刻蚀半导体基板，从而在IGBT芯片区1内形成第三接触沟槽19，在阻止区2内形成第一接触沟槽28。
S12.向接触沟槽18和接触沟槽19中注入硼离子，形成P+高掺杂区20，即接触区。
S13.在器件表面淀积发射极金属并通过刻蚀形成发射极电极3和栅金属层4。具体地，在该器件表面沉积一层厚度为1-5um的金属膜；然后通过刻蚀形成发射极电极3和栅金属层4；发射极电极3和栅金属层4之间通过绝缘介质层17来隔离。金属为铝/硅合金或铝/硅/铜合金或其它材料，厚度为1-5um，并通过加热合金化，使得高掺杂硅与金属之间形成欧姆接触，减小接触电阻。
S14.待完成功率器件的正面金属化后，翻转芯片，进行背面减薄。
S15.在半导体基板的背面通过磷离子注入和高温推阱工艺形成N型场终止区21；所述N型场终止区21的掺杂浓度为1E15-1E17 cm-3，结深为1-3um，能够达到改善IGBT折中特性，减少IGBT关断时电流拖尾时间的效果。
S16.在半导体基板的背面通过硼离子注入和高温推阱工艺形成背面P型集电极区22；其中，所述P型集电极区22的掺杂浓度为1E18-5E19 cm-3，结深为0.5-1um，达到控制空穴发射效率的作用。
S17.功率器件的背面金属化，形成背面集电极5。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，本领域技术人员能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的保护范围由所附权利要求而不是上述说明限定。
此外，以上所述仅是本发明的优选实施方式，并不用于限制本发明，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本发明的保护范围。同时，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。