阅读说明：本技术 一种集成碳化硅晶体管及其制造方法 (Integrated silicon carbide transistor and manufacturing method thereof ) 是由 温正欣 张新河 陈施施 叶怀宇 张国旗 于 2019-10-11 设计创作，主要内容包括：本发明涉及功率半导体技术领域,公开了基于同一外延结构的碳化硅集成管,包括NPN型晶体管和PNP型晶体管。其中NPN型晶体管主要结构包括一N+衬底,其上方依次为一P+隔离层,一N+集电区,一N型漂移区,一P型基区和一N+发射区。P型基区上有一P+型基区接触区。在N+发射区上方有发射级,P+接触区上方有基极,N+集电区上方有集电极。PNP型晶体管主要结构包括一N+衬底,其上方依次为一P+隔离层,一N+基区,一N型漂移区,一P型集电区和一P型发射区排布在N型漂移区上方两侧,P型集电区和P型发射区不接触,其上方分别为P+集电极接触区和P+型发射极接触区。本发明还提供了该碳化硅NPN型晶体管和PNP型晶体管器件制备的工艺方法。(The invention relates to the technical field of power semiconductors, and discloses a silicon carbide integrated tube based on the same epitaxial structure, which comprises an NPN transistor and a PNP transistor. The NPN type transistor mainly comprises an N + substrate, and a P + isolation layer, an N + collector region, an N type drift region, a P type base region and an N + emitter region are sequentially arranged above the N + substrate. The P-type base region is provided with a P + type base region contact area. An emitter is arranged above the N + emitter region, a base is arranged above the P + contact region, and a collector is arranged above the N + collector region. The PNP type transistor mainly comprises an N + substrate, wherein a P + isolation layer, an N + base region, an N type drift region, a P type collector region and a P type emitter region are sequentially arranged above the N + substrate on two sides above the N type drift region, the P type collector region is not contacted with the P type emitter region, and a P + collector contact region and a P + emitter contact region are respectively arranged above the P type collector region and the P type emitter region. The invention also provides a preparation method of the silicon carbide NPN type transistor and the PNP type transistor.)

一种集成碳化硅晶体管及其制造方法

技术领域

本发明属于半导体功率器件技术领域，尤其涉及一种集成碳化硅晶体管及其制造方法。

背景技术

SiC宽禁带半导体材料较传统的Si材料有着优异的物理和化学性质，这使得SiC材料在功率半导体领域有着巨大的应用潜力。SiC分立式功率器件已经有三十余年的发展，诸多常见器件已经实现了商业化。众所周知，分立式器件的发展往往能够带来许多工艺和可靠性方面的成果和经验的积累，而这些积累又能够被应用于集成电路的开发中。碳化硅集成电路的推广，最大的阻碍在于材料方面，由于集成电路包含有多个元器件在平面上横向集成，因此需要使每个元器件正常工作才能保证集成电路的正常运作。因此，碳化硅集成电路对于外延片质量的要求较高，但随着衬底和外延技术的提高，该问题会被逐渐解决。

目前硅功率集成电路中，最常用的器件是LDMOS，其需要通过对栅氧化层电容充电来控制沟道的开启。由于碳化硅-二氧化硅界面仍然存在较多问题，在高温工作中该问题更为严重，因此早期碳化硅功率集成电路的基础元器件更有可能是基于BJT或JFET的，不包含栅氧化层的横向器件。

发明内容

(一)要解决的技术问题

本发明的目的是针对碳化硅材料和集成电路特点，提出一种碳化硅NPN型晶体管和一种碳化硅PNP型晶体管，能够在同一外延片上制备，便于在集成电路中同时应用NPN和PNP型晶体管，其制备工艺简单，与现有垂直器件工艺兼容。

(二)技术方案

本发明的技术方案综合考虑材料特性、工艺难度、器件性能和成本等方面，提供一种集成碳化硅晶体管，包括使用相同外延结构的NPN型晶体管和PNP型晶体管，所述NPN型晶体管的N型漂移区(5)与PNP型晶体管的N型漂移区(6)为同一外延层，所述NPN型晶体管的P型基区(7)与PNP型晶体管的P型集电区(13)和P型发射区(15)为同一外延层，NPN型晶体管的N+集电区(3)与PNP型晶体管的N+基区(4)为同一外延层。

优选地，所述相同外延结构为N+衬底(1)和P+隔离层(2)。

优选地，所述NPN型晶体管包括一N+衬底(1)，其上方依次为一P+隔离层(2)，一N+集电区(3)，一第一N型漂移区(5)，一P型基区(7)和一N+发射区(9)；P型基区(7)上的一P+型基区接触区(8)；在N+发射区(9)上方的第一发射级(10)，P+接触区(8)上方的第一基极(11)，N+集电区(3)上方的第一集电极(12)。

优选地，所述PNP型晶体管包括一N+衬底(1)，其上方依次为一P+隔离层(2)，一N+基区(4)，一第二N型漂移区(6)，排布在N型漂移区2(6)上方两侧的一P型集电区(13)和一P型发射区(15)，P型集电区(13)和P型发射区(15)不接触，其上方分别为P+集电极接触区(14)和P+型发射极接触区(16)；P+集电极接触区(14)上方为第二集电极(18)，P+发射极接触区上方为第二发射极(19)。

优选地，所述N+衬底(1)为碳化硅N型高掺衬底，掺杂浓度为1×10¹⁸cm^-3-1×10²¹cm^-3；所述P+型隔离层(2)掺杂浓度大于1×10¹⁸cm^-3，厚度为1μm至5μm；所述NPN型晶体管的N+集电区(3)和PNP型晶体管的N+基区(4)掺杂浓度5×10¹⁸cm^-3-5×10¹⁸cm^-9，厚度0.2μm-2μm；所述NPN型晶体管的第一N型漂移区(5)和PNP型晶体管的第二N型漂移区(6)掺杂浓度为2×10¹⁴cm^-3-1×10¹⁶cm^-3，厚度为1μm-100μm；所述NPN型晶体管的P型基区(7)和PNP型晶体管的P型发射区(15)、P型集电区(13)掺杂浓度1×10¹⁷cm^-3-1×10¹⁸cm^-3，厚度0.2μm-1μm；所述NPN型晶体管的发射极(10)掺杂浓度为1×10¹⁹cm^-3以上，厚度为0.1μm-0.5μm。

优选地，所述NPN型晶体管的P+型基区接触区(8)与PNP型晶体管的P+集电极接触区(14)、P+发射极接触区(16)通过一次离子注入形成，注入离子为金属Al，掺杂浓度5×10¹⁸cm^-3至5×10¹⁹cm^-3，深度0.1μm至0.3μm。

本发明的另一方面，提出了同时制备该集成碳化硅晶体管包括以下步骤：

S1：在N+衬底上外延生长P+\N+\N\P\N+结构；

S2：刻蚀碳化硅形成NPN晶体管的发射区；

S3：在碳化硅表层进行P型离子注入；

S4：刻蚀碳化硅分离PNP型晶体管的发射区和集电区；

S5：刻蚀碳化硅裸露出N+层；

S6：刻蚀碳化硅隔离NPN型晶体管和PNP型晶体管；

S7：制备NPN型晶体管和PNP型晶体管的电极。

优选地，所述S3包括

S3.1清洗后，沉积二氧化硅，刻蚀二氧化硅形成注入掩膜；

S3.2离子注入温度550℃，注入完成后RCA进行清洗，沉积碳膜，并在1800℃以上退火激活30分钟，最终形成P+型注入区和P+型注入区。

优选地，所述S4包括

S4.1清洗后，在碳化硅表面沉积二氧化硅，涂胶光刻显影坚膜后，刻蚀二氧化硅；

S4.2以刻蚀后的二氧化硅为掩膜，刻蚀碳化硅材料至N型区表面，将P+型注入区分为两部分，将P型区域分为两部分。

优选地，所述S5包括

S5.1次清洗外延片表面后，在碳化硅表面沉积厚二氧化硅；

S5.2涂胶光刻显影坚膜后，刻蚀二氧化硅；

S5.3以刻蚀后的二氧化硅为掩膜，刻蚀碳化硅材料至N+型区表面，将P型区域分为两部分，将N型区域分为两部分。

优选地，所述S6包括

S6.1再次清洗外延片表面后，在碳化硅表面沉积厚二氧化硅；

S6.2涂胶光刻显影坚膜后，刻蚀二氧化硅。之后以刻蚀后的二氧化硅为掩膜，刻蚀碳化硅材料至N+型区表面，将N+型区域分为两部分。

优选地，所述S7包括

S7.1清洗晶片表面，涂胶光刻显影后，溅射金属Ni/Ti/Al合金作为欧姆接触材料，剥离形成接触金属；

S7.2在950℃下快速热退火1分30秒，形成NPN型晶体管的发射极，基极和集电极以及PNP型晶体管的基极，集电极和发射极。

(三)有益结果

本发明通过独特的外延结构和器件结构设计，设计了一种包含碳化硅NPN型晶体管和一种碳化硅PNP型晶体管的横向集成管，大大拓展了碳化硅基集成电路设计的器件选择范围。

碳化硅NPN型晶体管和PNP型晶体管的外延结构均生长在商业化的N+型衬底上，具有较低的成本。外延P+隔离层的引入避免了相邻器件之间的干扰，提高了系统的可靠性。

NPN型晶体管和PNP型晶体管使用相同的外延结构，其中NPN型晶体管的漂移区与PNP型晶体管的漂移区为同一外延层，NPN型晶体管的基区与PNP型晶体管的集电区和发射区为同一外延层，NPN型晶体管的集电区与PNP型晶体管的基区为同一外延层。可以通过器件工艺同时制备形成所述碳化硅NPN型晶体管和碳化硅PNP型晶体管，外延区域的复用提高了集成度，降低了制备成本。

附图说明

图1为本发明碳化硅NPN型晶体管和PNP型晶体管结构示意图；

图2为本发明实施例工艺流程图；

图3为本发明实施例工艺步骤S1示意图；

图4为本发明实施例工艺步骤S2示意图；

图5为本发明实施例工艺步骤S3示意图；

图6为本发明实施例工艺步骤S4示意图；

图7为本发明实施例工艺步骤S5示意图；

图8为本发明实施例工艺步骤S6示意图。

N+衬底1，P+隔离层2，N+集电区3，第一N型漂移区5，P型基区7，P+型基区接触区8，N+发射区9，第一发射级10，基极11，第一集电极12，N+基区4，第二N型漂移区6，P型集电区13，P型发射区15，P+集电极接触区14，P+型发射极接触区16，第二基极17，第二集电极18，第二发射极19。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。

实施例：

本发明实施例的一方面提供了一种适合横向集成的碳化硅NPN型晶体管和PNP型晶体管结构。图1为本发明的碳化硅NPN型晶体管器件和PNP晶体管器件结构示意图。如图一所示，其中NPN型晶体管主要结构包括一N+衬底1，其上方依次为一P+隔离层2，一N+集电区3，一第一N型漂移区5，一P型基区7和一N+发射区9。P型基区7上有一P+型基区接触区8。在N+发射区9上方有第一发射级10，P+接触区8上方有第一基极11，N+集电区3上方有第一集电极12。

PNP型晶体管主要结构包括一N+衬底1，其上方依次为一P+隔离层2，一N+基区4，一第二N型漂移区6，一P型集电区13和一P型发射区15排布在N型漂移区6上方两侧，P型集电区13和P型发射区15不接触，其上方分别为P+集电极接触区14和P+型发射极接触区16。P+集电极接触区14上方为第二集电极18，P+发射极接触区上方为第二发射极19。NPN型晶体管和PNP型晶体管在结构上共用P+隔离层2和N+衬底1。

在本实施例中，优选的，所述N型高掺杂衬底1为大规模商业化的碳化硅N型高掺衬底，其掺杂浓度为1×10¹⁸cm^-3至1×10²¹cm^-3。P型隔离层为高掺杂，掺杂浓度1×10¹⁸cm^-3以上，厚度1μm至5μm。NPN型晶体管的N+集电区和PNP型晶体管的N+基区为同一外延层，掺杂浓度5×10¹⁸cm^-3至5×10¹⁹cm^-3，厚度0.2μm至2μm。NPN型晶体管的第一N型漂移区和PNP型晶体管的第二N型漂移区为同一外延层，厚度为1μm至100μm，掺杂浓度为2×10¹⁴cm^-3至1×10¹⁶cm^-3。NPN型晶体管的P型基区和PNP型晶体管的P型发射区、P型集电区为同一外延层，掺杂浓度1×10¹⁷cm^-3至1×10¹⁸cm^-3，厚度0.2μm至1μm。NPN型晶体管的N+发射极掺杂浓度为1×10¹⁹cm^-3以上，厚度为0.1μm至0.5μm。

优选的NPN型晶体管的P+基区接触区与PNP型晶体管的P+发射极接触区和P+集电极接触区通过一次离子注入形成，注入离子为Al，掺杂浓度5×10¹⁸cm^-3至5×10¹⁹cm^-3，深度0.1μm至0.3μm。

本发明实施例的另一方面，提供了制备该碳化硅NPN型晶体管与PNP型晶体管的基本工艺流程，包括以下步骤：

步骤S1：在N+衬底上外延生长P+\N+\N\P\N+结构。如图3所示，在N+型衬底301上依次外延生长P+302\N+303\N304\P305\N+306结构。

步骤S2：刻蚀碳化硅形成NPN晶体管的发射区。

如图4所示，清洗外延片表面后，在碳化硅表面沉积厚二氧化硅。涂胶光刻显影坚膜后，刻蚀二氧化硅。之后以刻蚀后的二氧化硅为掩膜，刻蚀碳化硅材料至P型区表面，形成N+集电极406。

步骤S3：在碳化硅表层进行P型离子注入；

如图5所示，清洗外延片表面后，沉积厚二氧化硅，刻蚀二氧化硅形成注入掩膜。离子注入温度550℃，注入完成后RCA清洗碳化硅表面，沉积碳膜，并在1800℃以上退火激活30分钟，最终形成P+型注入区507和P+型注入区508。

步骤S4：刻蚀碳化硅分离PNP型晶体管的发射区和集电区；

如图6所示，清洗外延片表面后，在碳化硅表面沉积厚二氧化硅。涂胶光刻显影坚膜后，刻蚀二氧化硅。之后以刻蚀后的二氧化硅为掩膜，刻蚀碳化硅材料至N型区表面。将P+型注入区508分为P+型区域608和P+型区域609两部分，将P型区域505分为P型区域605和P型区域610两部分。

步骤S5：刻蚀碳化硅裸露出N+层；

如图7所示，再次清洗外延片表面后，在碳化硅表面沉积厚二氧化硅。涂胶光刻显影坚膜后，刻蚀二氧化硅。之后以刻蚀后的二氧化硅为掩膜，刻蚀碳化硅材料至N+型区表面。将P型区域605分为P型区域705和P型区域710两部分，将N型区域604分为N型区域704和N型区域712两部分。

步骤S6：刻蚀碳化硅隔离NPN型晶体管和PNP型晶体管；

如图8所示，再次清洗外延片表面后，在碳化硅表面沉积厚二氧化硅。涂胶光刻显影坚膜后，刻蚀二氧化硅。之后以刻蚀后的二氧化硅为掩膜，刻蚀碳化硅材料至N+型区表面。将N+型区域703分为N+型区域803和N+型区域813两部分。

步骤S7：制备NPN型晶体管和PNP型晶体管的电极。

如图1所示，清洗晶片表面，涂胶光刻显影后，溅射金属Ni/Ti/Al，三元合金作为欧姆接触材料，剥离形成接触金属。再在950℃下快速热退火1分30秒，形成NPN型晶体管的发射极10，基极11集电极12以及PNP型晶体管的基极17，集电极18和发射极19。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明。凡在本发明的精神和原则之内，通过改变某个区域厚度或掺杂浓度，改变横向结构的位置和名称，均应包含在本发明的保护范围之内。