阅读说明：本技术 集成电路芯片的凸点（Bump）盘布局方法 (Bump (Bump) board layout method for integrated circuit chip ) 是由 陈绕所 于 2018-12-27 设计创作，主要内容包括：提供了集成电路芯片的凸点(Bump)盘布局方法。所提供的集成电路设计中的凸点(Bump)盘布局方法,包括：放置电路单元；从被放置的电路单元选出对凸点盘带来的影响敏感的一个或多个电路单元；获取所述一个或多个电路单元所在的一个或多个敏感区域；在所设计的集成电路表层放置凸点盘；识别位于所述一个或多个敏感区域在集成电路表层的对应区域的一个或多个凸点盘；以及调整所述一个或多个凸点盘的位置使其离开所述一个或多个敏感区域在集成电路表层的对应区域。(A Bump (Bump) pad layout method for an integrated circuit chip is provided. A Bump (Bump) pad layout method in an integrated circuit design is provided, comprising: placing a circuit unit; selecting one or more circuit units from the placed circuit units, wherein the one or more circuit units are sensitive to influences caused by the bump pads; acquiring one or more sensitive areas where the one or more circuit units are located; placing a bump plate on the surface layer of the designed integrated circuit; identifying one or more bump pads located in corresponding areas of the one or more sensitive areas on the surface of the integrated circuit; and adjusting the position of the one or more bump pads away from the corresponding area of the one or more sensitive areas on the surface of the integrated circuit.)

集成电路芯片的凸点(Bump)盘布局方法

技术领域

本申请涉及集成电路领域，尤其涉及对集成电路芯片的凸点盘在芯片表面合理布局以提高芯片的良率方法。

背景技术

随着半导体技术的快速发展，半导体集成电路的系统集成度越来越高，面积越来越大。面积的增大导致引线变长，从而引入IR压降(电流乘以电阻引起的电压下降，IRDrop)的问题。为了解决IR Drop的问题，越来越多的集成电路芯片开始选择使用FLIP-CHIP(倒片封装)的设计。为实施倒片封装，要在芯片表面设置多个凸点(Bump)，作为连接芯片内部引线与外部封装锡球的接触区域。

发明内容

然而，凸点具有较大的尺寸(相对于芯片的引线与元件)本身由于重力对周围产生挤压，在凸点生长(Bumping)的过程中由于压力等原因对周围产生影响。特别是在芯片内部，临近凸点的区域存在对压力敏感的电路，特别是诸如PLL(Phase-Lock Loop，锁相环)的模拟电路时，凸点的存在会导致芯片电气特性不稳定，并导致芯片流片的良率下降。

发明人还进一步发现，PLL中的VCO(Voltage Controlled Oscillator，压控振荡器)对凸点格外敏感。因而提出本申请，以在对凸点进行布局时，避开PLL、特别是PLL的VCO所在区域，以减少凸点对芯片良率的影响，使得芯片能顺利量产。

根据本申请的第一方面，提供了根据本申请第一方面的第一集成电路设计中的凸点(Bump)盘布局方法，包括：放置电路单元；从被放置的电路单元选出对凸点盘带来的影响敏感的一个或多个电路单元；获取所述一个或多个电路单元所在的一个或多个敏感区域；在所设计的集成电路表层放置凸点盘；识别位于所述一个或多个敏感区域在集成电路表层的对应区域的一个或多个凸点盘；以及调整所述一个或多个凸点盘的位置使其离开所述一个或多个敏感区域在集成电路表层的对应区域。

根据本申请第一方面的第一集成电路设计中的凸点盘布局方法，提供了根据本申请第一方面的第二集成电路设计中的凸点盘布局方法，还包括：若无法为第一凸点盘找到使其既能离开所述一个或多个敏感区域在集成电路表层的对应区域又不违背集成电路设计的约束条件的位置，则删除所述第一凸点盘。

根据本申请第一方面的第一或第二集成电路设计中的凸点盘布局方法，提供了根据本申请第一方面的第三集成电路设计中的凸点盘布局方法，还包括：对于位于第一敏感区域在集成电路表层的对应区域的第一凸点盘，确定第一敏感区域在集成电路表层的第一对应区域的中心；沿远离第一对应区域的中心的方向改变所述第一凸点盘的位置，使得所述第一凸点盘离开所述第一对应区域。

根据本申请第一方面的第一集成电路设计中的凸点盘布局方法，提供了根据本申请第一方面的第四集成电路设计中的凸点盘布局方法，还包括：若无法为第一凸点盘找到使其既能离开所述一个或多个敏感区域在集成电路表层的对应区域又不违背集成电路设计的约束条件的位置，则将所述第一凸点盘标记为待删除状态；以及调整所述一个或多个凸点盘中除所述第一凸点盘之外的其他凸点盘的位置使所述其他凸点盘离开所述一个或多个敏感区域在集成电路表层的对应区域。

根据本申请第一方面的第四集成电路设计中的凸点盘布局方法，提供了根据本申请第一方面的第五集成电路设计中的凸点盘布局方法，还包括：删除所有被标记为待删除状态的凸点盘。

根据本申请第一方面的第一至第五集成电路设计中的凸点盘布局方法之一，提供了根据本申请第一方面的第六集成电路设计中的凸点盘布局方法，其中所述一个或多个电路单元是模拟电路单元。

根据本申请第一方面的第六集成电路设计中的凸点盘布局方法，提供了根据本申请第一方面的第七集成电路设计中的凸点盘布局方法，其中所述一个或多个电路单元是PLL单元、射频单元和/或模数转换单元。

根据本申请第一方面的第七集成电路设计中的凸点盘布局方法，提供了根据本申请第一方面的第八集成电路设计中的凸点盘布局方法，所述一个或多个敏感区域是PLL单元的VCO所在区域。

根据本申请第一方面的第一至第八集成电路设计中的凸点盘布局方法之一，提供了根据本申请第一方面的第九集成电路设计中的凸点盘布局方法，还包括：进行RDL设计，以在凸点盘与所述电路单元之间建立连线。

根据本申请第一方面的第一至第九集成电路设计中的凸点盘布局方法之一，提供了根据本申请第一方面的第十集成电路设计中的凸点盘布局方法，其中所述一个或多个敏感区域在集成电路表层的对应区域，是所述一个或多个敏感区域向所设计集成电路的表层投影而在所述表层得到的区域。

根据本申请第一方面的第十集成电路设计中的凸点盘布局方法之一，提供了根据本申请第十一方面的第九集成电路设计中的凸点盘布局方法，其中所述一个或多个敏感区域位于具有3D结构的集成电路的每层或临近所述表层的多层。

根据本申请的第二方面，提供了根据本申请第二方面的第一计算机，包括存储器、处理器及存储在存储器上并可在处理器上运行的程序，其特征在于，所述处理器执行所述程序时实现执行根据本申请第一方面的集成电路设计中的凸点盘布局方法之一。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为根据本申请实施例的芯片的俯视图；

图2展示了根据本申请实施例的凸点在芯片上的布局的示意图；

图3展示了根据本申请又一实施例的凸点在芯片上的布局的示意图；以及

图4展示了根据本申请实施例的芯片设计的流程图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

图1展示了芯片的俯视图。图1中，芯片表面的法线同视线平行。

芯片的表层设置了多个凸点盘(Bump Pad)，在凸点盘的位置将生长凸点。凸点盘同引线连接。引线将凸点盘连接到其他芯片的其他电路单元或电气元件。将连接凸点盘的引线所在层称为RDL(重分布层，Redistribution Layer)，将连接凸点盘的引线形成的网络称为RDL网络。凸点盘也可以直接设置在芯片的顶层金属上。

可以理解地，RDL网络同凸点可能位于芯片的不同层，并且在能观察到凸点时，由于为芯片结构所遮挡而无法直接观察到RDL网络的引线。

图2展示了根据本申请实施例的凸点在芯片上的布局的示意图。

芯片的表层设置了多个凸点盘。而在表层之下，由方框240所示的区域，被放置了PLL单元。而PLL单元包括VCO，其占据了阴影框260所示的区域。

根据本申请的实施例，由于VCO对凸点带来的影响敏感，因而在芯片的表层放置凸点盘时，要避开下层VCO区域的方框260。参看图2，方框260在表层的对应位置周围有4个凸点盘(210、212、214与216)。通过改变这些凸点盘的放置位置，使之同方框260在表层的对应区域离开足够的距离。作为举例，也参看图2，相对凸点盘的原始位置，向右移动了凸点盘220与凸点盘222，而向左移动了凸点盘210与凸点盘212。以及，由于移动了凸点盘222，使得耦合凸点盘222的引线同耦合凸点盘230的引线的间距过小，又向右移动了凸点盘230，以使得耦合RDL网络的各引线的间距满足指定的约束条件。通过改变4个凸点盘(210、212、214与216)被放置的位置，使其避开方框260在芯片表层的对应区域，从而在凸点生长过程中形成的压力等因素不会对区域260的VCO电路的电气特性带来显著影响，从而保证PLL的品质与稳定性。

而图2中的其他凸点盘，被设置在其原始位置上，因为这些凸点盘所在区域的下层，不存在对压力等凸点盘造成的影响敏感的电路。

图3展示了根据本申请又一实施例的凸点在芯片上的布局的示意图。

在图3所示的芯片的区域内，被设置了多个VCO区域，分别由方框(310、320、330与340)所展示。

根据凸点盘的默认排布规则，以方框310为例，其中应被放置2个凸点盘(展示为350与352)。由于方框310为VCO所占据，其对应的芯片表层区域不能放置凸点盘。并且，由于对相邻凸点盘的间距有约束条件，相邻凸点盘的间距要不小于指定阈值，尝试调整凸点盘350与凸点盘352也无法在芯片表层找到合适的位置。在凸点盘的放置需求与VCO对应区域的放置需求冲突的情况下，优先满足对VCO对应区域的放置需求，从而删除导致冲突的两个凸点盘(350与352)。

类似地，在VCO所在区域的方框(320、330与340)的对应表层区域，也需要删除凸点盘或不放置凸点盘。

图4展示了根据本申请实施例的芯片设计的流程图。

图4展示的芯片设计流程，应用于例如布图(Floorplan)设计之后。为所设计芯片的一个或多个电路单元进行布局(410)。从完成布局的电气单元中选出对凸点带来的影响(例如压力)敏感的电路单元。例如，选择PLL单元、模数转换单元、射频单元或其他模拟电路单元。对被选出的对凸点带来的影响敏感的电路单元，标注其敏感区域(420)。例如，对于PLL单元，标注出其中对压力敏感的VCO区域，对射频单元标注其接收机与发射机所在区域，对于模数转换单元标注其采样电路所在区域等。除了对压力敏感，一些模拟电路对信号传输中产生的干扰敏感，或者对电流热效应引起的温度变化敏感。依然可选地，在例如3D结构的芯片中，敏感区域存在于3D结构的一层或多层。

继续参看图4，在芯片的表层区域放置凸点盘(430)。凸点盘有多个，一般地，以阵列形式在芯片表面等间距地放置多个凸点盘。对放置的一个或多个凸点盘，识别其是否位于步骤420所标注的敏感区域在芯片表层的对应区域(440)。敏感区域在芯片表面层的对应区域，是例如将敏感区域相对于芯片的放置凸点盘的表面层投影而在表面层所形成的区域。敏感区域同其在表面层的对应区域可具有相同的大小与形状，或者按比例缩放而得到的相同形状却不同的大小。对于3D结构的芯片，3D结构的每层(或临近表层的多层)的敏感区域在表面层的投影所形成的区域的和，作为3D结构的芯片的敏感区域在表面层的对应区域。

对于位于敏感区域的对应区域的凸点盘，通过调整凸点盘的位置来使其离开敏感区域，或者删除该凸点盘(450)。例如，确定敏感区域在芯片表面对应区域的中心，相对于中心，沿远离中心的方向改变凸点盘的位置，或者在凸点盘与中心的连线上远离中心的方向移动凸点盘。依然可选地，沿图1至图3的与纸面的长边或短边平行的方向移动凸点盘，并使凸点盘远离该中心。若通过移动凸点盘能找到放置凸点盘的位置，使得凸点盘既离开敏感区域在芯片表面的对应区域，又不违背芯片设计的其他约束条件(例如，同其他凸点盘的间距不小于指定阈值)，则在该找到的位置放置该凸点盘。若无法找到满足所有约束条件的位置来放置凸点盘，则删除该凸点盘。作为又一个例子，对于位于敏感区域的对应区域的凸点盘，整体地移动该凸点盘以及周围的一个或多个凸点盘，以寻找放置该凸点盘的合适位置。依然可选地，对于无法找到合适放置位置的凸点盘，将其临时的标记为待删除，而非删除该凸点盘，并转向步骤440，而处理其他位于敏感区域对应的表面区域的凸点盘。

在步骤450之后，转向步骤440，处理其他位于敏感区域对应的表面区域的凸点盘。若不存在位于敏感区域对应的表面区域的凸点盘，转向步骤460，进行RDL(重分布层)设计，以在凸点盘与各电气元件(电路单元)之间建立连线。

可选地，在步骤440，若存在一些被标记为待删除状态的凸点盘，在其他凸点盘被放置在合适位置后，还再次为这些处理被标记为待删除状态的凸点盘寻找合适的位置。若依然无法找到合适的位置，则删除这些凸点盘。

根据本申请的实施例，通过识别芯片内部的一层或多层中存在的敏感区域，在设置凸点的表面层中标识这些敏感区域的对应区域，并避免将凸点盘放置在这些对应区域之内，从而减少甚至消除凸点盘对芯片内部的敏感区域的影响，提高芯片流片的成功率与良率。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。