阅读说明：本技术 一种基于soi工艺的静电放电保护结构 (Electrostatic discharge protection structure based on SOI technology ) 是由 单毅 董业民 陈晓杰 于 2019-08-06 设计创作，主要内容包括：本发明公开了一种基于SOI工艺的静电放电保护结构,包括SOI衬底以及位于SOI衬底上的ESD保护器件；ESD保护器件包括第一导电区域、第二导电区域和第三导电区域,第一导电区域、第二导电区域和第三导电区域位于同一平面上,第三导电区域分别与第一导电区域和第二导电区域接触；第一导电区域上形成有第一电极,第二导电区域上形成有第二电极,第三导电区域的上方设有用于硅化物阻挡层,硅化物阻挡层将第一电极与第二电极隔离。本发明通过硅化物阻挡层将第一电极与第二电极隔离开,在发生ESD冲击时,寄生三极管导通,泄放ESD电流,对被保护电路起到保护作用。本发明的静电放电保护结构使得ESD电流流向更深区域,能够有效地提升器件的静电放电保护能力。(The invention discloses an electrostatic discharge protection structure based on an SOI (silicon on insulator) process, which comprises an SOI (silicon on insulator) substrate and an ESD (electro-static discharge) protection device positioned on the SOI substrate; the ESD protection device comprises a first conductive area, a second conductive area and a third conductive area, wherein the first conductive area, the second conductive area and the third conductive area are positioned on the same plane, and the third conductive area is respectively contacted with the first conductive area and the second conductive area; a first electrode is formed on the first conductive region, a second electrode is formed on the second conductive region, a silicide blocking layer is arranged above the third conductive region, and the first electrode is separated from the second electrode by the silicide blocking layer. The first electrode and the second electrode are isolated by the silicide barrier layer, and when ESD impact occurs, the parasitic triode is conducted to discharge ESD current, so that a protected circuit is protected. The electrostatic discharge protection structure enables ESD current to flow to a deeper area, and can effectively improve the electrostatic discharge protection capability of the device.)

一种基于SOI工艺的静电放电保护结构

技术领域

本发明涉及集成电路技术领域，尤其涉及一种基于SOI工艺的静电放电保护结构。

背景技术

静电是一种客观的自然现象，产生的方式多种，如接触、摩擦、电器间感应等。静电的特点是长时间积聚、高电压、低电量、小电流和作用时间短的特点。静电在至少两个领域造成严重危害。摩擦起电和人体静电是电子工业中的两大危害，常常造成电子电器产品运行不稳定，甚至损坏。静电放电(ESD:Electrostatic Discharge)保护是集成电路(IC)设计中的重要环节，随着工艺越来越先进，尤其是在新型的SOI(Silicon-On-Insulator，绝缘体硅片)工艺中，由于埋氧层(Buried Oxide，掩埋氧化物，简称BOX)的存在，使得顶层硅厚度相比传统体硅工艺要薄很多，这就使得ESD电流更加难以泄放，同时电流趋于集中，使得器件的散热问题更为严重，因此器件更容易被烧毁，导致其静电放电保护能力成为更大的瓶颈。

二极管和NMOS晶体管均是常用的ESD保护器件。以NMOS晶体管为例，如图1所示，为两指并联的NMOS结构的剖面示意图，其中，通常NMOS只做静电放电保护用时，栅极和源极短接，使得在电路的其他工作状态时，NMOS不导通。当有正的ESD脉冲加到PAD时，漏极(N+)-P阱-源极(N+)形成的寄生三极管NPN导通，泄放ESD电流，对其他被保护电路起到保护作用。为了减小NMOS在正常沟道导通时产生的短沟道效应，在源漏与栅极的交界处，设有N型LDD轻掺杂区(NLDD)和P型HALO掺杂区(PHALO)。然而，由于NLDD/PHALO区域的存在，在发生静电放电现象时，在NLDD/PHALO结处非常容易发生尖端放电现象，从而引发击穿，导致器件烧毁。

有鉴于此，有必要提供一种静电放电保护结构，以解决上述技术问题。

发明内容

本发明的目的在于提供一种基于SOI工艺的静电放电保护结构，用以克服现有技术中的基于SOI工艺的静电放电保护结构的ESD保护性能不佳的技术问题。

本发明是通过以下技术方案实现的：

本发明提供一种基于SOI工艺的静电放电保护结构，包括SOI衬底以及位于所述SOI衬底上的ESD保护器件；所述ESD保护器件包括第一导电区域、第二导电区域和第三导电区域，所述第一导电区域、所述第二导电区域和所述第三导电区域位于同一平面上，所述第三导电区域分别与所述第一导电区域和所述第二导电区域接触；所述第一导电区域上形成有第一电极，所述第二导电区域上形成有第二电极，所述第三导电区域的上方设有用于阻挡硅化物形成的硅化物阻挡层，所述硅化物阻挡层将所述第一电极与所述第二电极隔离。

进一步地，所述硅化物阻挡层的面积形成为覆盖所述第三导电区域上方的区域。

进一步地，所述SOI衬底包括自下而上依次设置的背衬底、埋氧层及顶层硅，所述第一导电区域、所述第二导电区域和所述第三导电区域均形成为深入到所述埋氧层上。

进一步地，所述第一导电区域形成为第一导电类型掺杂源极区，所述第二导电区域形成为第一导电类型掺杂漏极区，所述第三导电区域形成为第二导电类型阱区，所述ESD保护器件构造为MOS晶体管。

进一步地，所述ESD保护器件包括多个所述MOS晶体管，多个所述MOS晶体管并联连接。

进一步地，所述第一导电区域形成为第一导电类型离子注入区，所述第二导电区域形成为第二导电类型离子注入区，所述第三导电区域形成为第一导电类型或第二导电类型阱区，所述ESD保护器件构造为二极管。

进一步地，所述ESD保护器件包括多个所述二极管，多个所述二极管并联连接。

进一步地，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述第一导电类型为N型，所述第二导电类型为P型。

进一步地，所述ESD保护器件的两侧设有浅沟槽隔离结构，所述浅沟槽隔离结构深入到所述埋氧层上。

进一步地，所述第一电极连接正极，所述第二电极连接负极；或者，所述第一电极连接负极，所述第二电极连接正极。

实施本发明，具有如下有益效果：

本发明的基于SOI工艺的静电放电保护结构，通过硅化物阻挡层将第一电极与第二电极隔离开来，在发生ESD冲击时，第一导电区域-第二导电区域-第三导电区域形成的寄生三极管导通，形成低阻通路泄放ESD电流，从而对其他被保护电路起到静电放电保护的作用。相对于现有技术中使用栅极进行电路保护的方式，由于本发明的静电放电保护结构由于没有使用栅极，消除了栅极的尖端放电导致的器件击穿烧毁现象，而且，本发明的静电放电保护结构使得ESD电流流向更深区域，避免电流集中于器件表面，防止器件因局部电流过大导致的过热烧毁现象，能够有效提升器件的静电放电保护能力。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案和优点，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它附图。

图1是背景技术中的基于SOI工艺的NMOS管的剖面示意图；

图2是本发明实施例的基于SOI工艺的静电放电保护结构的剖面示意图。

其中，附图标记对应为：1-第一导电区域、1’-第四导电区域、2-第二导电区域、3-第三导电区域、3’-第五导电区域、4-埋氧层、5-浅沟槽隔离结构、6-硅化物阻挡层、7-第一电极、8-第二电极。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合实施例对本发明作进一步地详细描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要理解的是，术语“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。

实施例1

本实施例中，参阅图2，提供了一种基于SOI工艺的静电放电保护结构，需说明的是，附图并未按照比例绘制，附图均采用非常简化的形式，仅用以方便、明晰地辅助说明本实施例的目的。本实施例的基于SOI工艺的静电放电保护结构包括SOI衬底以及位于SOI衬底上的ESD保护器件；ESD保护器件包括第一导电区域1、第二导电区域2和第三导电区域3，第一导电区域1、第二导电区域2和第三导电区域3位于同一平面上，第三导电区域3分别与第一导电区域1和第二导电区域2接触；第一导电区域1上形成有第一电极7，第二导电区域2上形成有第二电极8，第三导电区域3的上方设有用于阻挡硅化物形成的硅化物阻挡层6，硅化物阻挡层6将第一电极7与第二电极8隔离。

通常器件表面会有一层硅化物，用于降低器件的导通电阻。本实施例的静电放电保护结构在第三导电区域3的上方设有硅化物阻挡层6，使得在第三导电区域3的上方的区域不形成硅化物，通过硅化物阻挡层6将第一电极7与第二电极8隔离开来，在发生ESD冲击时，第一导电区域-第二导电区域-第三导电区域形成的寄生三极管导通形成低阻通路，泄放ESD电流，从而对其他被保护电路起到静电放电保护作用。相对于现有技术中使用栅极进行电路保护的方式，由于本实施例的静电放电保护结构没有使用栅极，消除了栅极带来的尖端放电的影响，而且，本实施例的静电放电保护结构使得ESD电流不会集中在器件表面，而是流向更深区域，能够泄放电流下沉至SOI衬底区，防止器件因局部电流过大导致的过热烧毁现象，能够有效提升器件的静电保护能力。

在一个具体的实施方式中，SOI衬底包括自下而上依次设置的背衬底、埋氧层4及顶层硅，第一导电区域1、第二导电区域2和第三导电区域3均形成为深入到埋氧层4上。

在一个具体的实施方式中，硅化物阻挡层6的面积形成为覆盖第二导电类型阱区上方的区域，例如，硅化物阻挡层6的面积等于或大于第二导电类型阱区的面积，以起到将第一电极7与第二电极8隔离的作用。

本实施例中，第一导电区域1形成为第一导电类型掺杂源极区，第二导电区域2形成为第一导电类型掺杂漏极区，第三导电区域3形成为第二导电类型阱区，ESD保护器件构造为MOS晶体管。

在一个具体的实施方式中，第一导电类型为N型，第二导电类型为P型，ESD保护器件为NMOS晶体管。

在一个优选的实施方式中，ESD保护器件内部可以形成漏极区(N+)-P阱-源极区(N+)的寄生三极管，当有ESD脉冲加到PAD时，寄生三极管NPN导通，泄放ESD电流，从而对其他被保护电路起到静电放电保护作用。

本实施例中，作为示例，NMOS晶体管有2个，第一NMOS晶体管包括依次设置的N+型源极区、P型阱区和N+型漏极区，第二NMOS晶体管与第一NMOS晶体管共漏极区，还包括第四导电区域1’和第五导电区域3’，分别为N+源极区二和P型阱区二。第一电极7为源极，第二电极8为漏极。场效应管的源极和漏极在结构上是对称的，可以互换使用。可以理解的是，本实施例的NMOS晶体管可以拓展到多个，多个NMOS晶体管呈手指状并联连接，相邻的NMOS晶体管之间具有共源极区或者共漏极区。

在一个具体的实施方式中，NMOS晶体管的两侧设有浅沟槽隔离结构5，浅沟槽隔离结构5深入到埋氧层4上。作为示例，浅沟槽为长方形沟槽。需要说明的是，浅沟槽的形状也可以是U型或梯形等，当然，在其他的一些实施方式中，浅沟槽也可以采用其他的形状，只要能够实现相同的功能即可。

本实施例中，漏极连接正极，源极连接负极。正极为外部接口处，防止外部产生的静电电路内部造成影响。当外部接口电压超过ESD保护器件的击穿电压时，ESD保护器件开始起作用，并将电流分流到地。

实施例2

本实施例中，继续参阅图2，提供了一种基于SOI工艺的静电放电保护结构。本实施例的基于SOI工艺的静电放电保护结构与实施例1的区别在于：第一导电类型为P型，第二导电类型为N型，ESD保护器件为PMOS晶体管。

在一个优选的实施方式中，ESD保护器件内部可以形成漏极区(P+)-N阱-源极区(P+)的寄生三极管，当有ESD脉冲加到PAD时，寄生三极管PNP导通，泄放ESD电流，从而对其他被保护电路起到静电放电保护作用。

在一个具体的实施方式中，N型阱区、P+型源极区和P+型漏极区均形成为深入到埋氧层4上。

本实施例中，作为示例，PMOS晶体管有2个，第一PMOS晶体管包括依次设置的P+型源极区、N型阱区和P+型漏极区，第二PMOS晶体管与第一PMOS晶体管共漏极区，还包括第四导电区域1’和第五导电区域3’，分别为P+源极区二和N型阱区二。第一电极7为源极，第二电极8为漏极。场效应管的源极和漏极在结构上是对称的，可以互换使用。可以理解的是，本实施例的PMOS晶体管可以拓展到多个，多个PMOS晶体管呈手指状并联连接，相邻的PMOS晶体管之间具有共源极区或者共漏极区。

本实施例中，漏极连接正极，源极连接负极。正极为外部接口处，防止外部产生的静电电路内部造成影响。当外部接口电压超过ESD保护器件的击穿电压时，ESD保护器件开始起作用，并将电流分流到地。

实施例3

本实施例中，继续参阅图2，提供了一种基于SOI工艺的静电放电保护结构。本实施例的基于SOI工艺的静电放电保护结构与实施例1的区别在于：第一导电区域1形成为第一导电类型离子注入区，第二导电区域2形成为第二导电类型离子注入区，第三导电区域3形成为第一导电类型或第二导电类型阱区，ESD保护器件构造为二极管。

在一个具体的实施方式中，第一导电类型为P型，第二导电类型为N型，形成PNP二极管。当有ESD脉冲加到正极时，二极管导通，泄放ESD电流。第一电极7为正极，第二电极8为负极。

在一个可选的实施方式中，第一导电类型为N型，第二导电类型为P型，形成NPN二极管。当有ESD脉冲加到正极时，二极管导通，泄放ESD电流。第一电极7为负极，第二电极8为正极。

本实施例中，ESD保护器件有多个二极管，多个二极管并联连接。

本实施例中，第一电极7连接正极，第二电极8连接负极，或者，第一电极7连接负极，第二电极8连接正极，构成ESD保护电路。

本发明的上述实施例，具有如下有益效果：本发明的基于SOI工艺的静电放电保护结构，通过硅化物阻挡层将第一电极与第二电极隔离开来，在发生ESD冲击时，第一导电区域-第二导电区域-第三导电区域形成的寄生三极管导通，形成低阻通路泄放ESD电流，从而对其他被保护电路起到静电放电保护的作用。相对于现有技术中使用栅极进行电路保护的方式，由于本发明的静电放电保护结构由于没有使用栅极，消除了栅极的尖端放电导致的器件击穿烧毁现象，而且，本发明的静电放电保护结构使得ESD电流流向更深区域，避免电流集中于器件表面，防止器件因局部电流过大导致的过热烧毁现象，能够有效提升器件的静电放电保护能力。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。