阅读说明：本技术 用故障使能生成电路测试存储器安全逻辑电路内的比较器 (Testing comparators within memory security logic with fail enable generation circuitry ) 是由 R·布哈辛 S·库马尔 T·罗伊 D·K·比哈尼 于 2020-01-07 设计创作，主要内容包括：本公开的各实施例涉及用故障使能生成电路测试存储器安全逻辑电路内的比较器。解码器,对存储器地址进行解码并选择性地驱动存储器的选择线(诸如字线或mux线)。解码电路,对选择线上的数据进行编码以生成编码地址。编码地址和存储器地址由比较电路进行比较,以生成指示解码器是否正常操作的测试结果信号。为了测试比较电路正常操作,MBIST扫描例程的子集使编码地址从比较电路被阻塞,并且使强制信号应用在其位置中。来自扫描例程的测试信号和强制信号然后由比较电路进行比较,其中由比较电路生成的测试结果信号指示比较电路本身是否正常操作。(Embodiments of the present disclosure relate to testing comparators within memory security logic circuits with fail enable generation circuitry. A decoder to decode a memory address and selectively drive a select line (such as a word line or a mux line) of the memory. And the decoding circuit is used for encoding the data on the selection line to generate an encoded address. The encoded address and the memory address are compared by a comparison circuit to generate a test result signal indicating whether the decoder is operating normally. To test the compare circuit for normal operation, a subset of the MBIST scan routine causes the encoded address to be blocked from the compare circuit and a force signal to be applied in its place. The test signal from the scan routine and the force signal are then compared by the compare circuit, with the test result signal generated by the compare circuit indicating whether the compare circuit itself is operating properly.)

用故障使能生成电路测试存储器安全逻辑电路内的比较器

相关申请的交叉引用

本申请要求于2019年1月8日提交的美国临时专利申请No.62/789,573的优先权，其公开内容通过引用并入。

技术领域

本发明总体上涉及测试集成电路存储器的存储器安全逻辑，并且具体涉及测试存储器安全逻辑的比较器电路。

背景技术

图1示出了集成电路存储器10的简化框图。存储器包括存储器内核12，存储器内核12具有按行和列布置的存储器单元(C)14的阵列，其中行与字线16相关联并且列是相关联的位线18。存储器单元14可以例如是随机存取存储器(SRAM)单元。字线16由行解码器20选择性地驱动，该行解码器20接收地址总线22上的存储器地址并对存储器地址的所接收的地址位(或其子集)进行解码，以选择字线16中的一个字线以用于致动(例如，被驱动为逻辑高)。存储器10还包括耦合到地址总线22的列解码器24。列解码器24还接收地址总线22上的存储器地址并对存储器地址的所接收的地址位(或其子集)进行解码，以生成列复用器(mux)线19上的信号，列复用器(mux)线19上的信号选择耦合到输入/输出(I/O)电路28的多个位线18。

在写入模式中，写入数据被应用到I/O电路28处的输入数据线，并且存储器地址被应用到地址总线22，其中存储器地址的位指定存储器内核12内的写入数据要被存储的位置。行解码器20和列解码器24对存储器地址的所接收的地址位进行解码并选择与该存储器地址相对应的字线16和mux线19(其控制列复用器21操作，以选择位线18)。将写入数据保存在所选择的字线16和位线18处的存储器单元14中的写操作然后被执行。

在读取模式中，存储器地址被应用到地址总线22，其中存储器地址的位指定存储器内核12内的要从中取回读取数据的位置。行解码器20和列解码器24对存储器地址的所接收的地址位进行解码并选择针对该存储器地址的字线16和mux线19(其控制列复用器21操作，以选择位线18)。取回在所选择的字线16和位线18处的存储器单元14中存储的读取数据的读操作然后被执行，并且读取数据由I/O电路28输出到输出数据线。

存储器10还包括安全逻辑电路30，该安全逻辑电路30监测由存储器10执行的操作(诸如，例如，以上讨论的写操作或读操作)并响应于由安全逻辑对软故障或硬故障的检测而生成输出错误标记(SELOK)，该软故障或硬故障可能导致错误写入的数据或错误读取的数据。例如，安全逻辑电路30当访问存储器阵列12时监测由诸如行解码器或列解码器的解码器电路做出的选择的准确性，并且如果做出正确选择(即，没有检测到故障)，则输出错误标记(SELOK)可以为逻辑高，并且如果做出不正确选择(即，检测到故障)，则输出错误标记(SELOK)可以为逻辑低。更具体地，考虑其中安全逻辑电路30监测由行解码器20对字线16的选择的准确性的说明示例。在这种情况下，如果选择了正确字线16(即，没有检测到故障)，则输出错误标记(SELOK)可以为逻辑高，并且如果选择了不正确字线(即，检测到故障)，则输出错误标记(SELOK)可以为逻辑低。安全逻辑电路30可以备选地并且实际上附加地监测复用器(mux)线19的选择的准确性，以用于由列解码器对所选择的列进行解码。在这种情况下，如果选择了正确mux线19(即，没有检测到故障)，则输出错误标记(SELOK)可以为逻辑高，并且如果选择了不正确mux线19(即，检测到故障)，则输出错误标记(SELOK)可以为逻辑低。字线和mux线在本文中被统称为存储器10的“选择线”17。

现在参考图2，其示出了安全逻辑电路30的框图。安全逻辑电路30包括具有耦合到选择线17(其可以如以上所指出的是字线16或mux线19或两者)的输入的解码器电路32。解码器电路32操作以对选择线17上的数据进行解码，以生成用于输出在编码地址总线34上的编码地址。比较电路38操作以将编码地址总线34上的编码地址的地址位与地址总线22上的存储器地址的地址位进行比较。比较电路38响应于比较而设置错误标记(SELOK)的逻辑状态。如果地址不精确匹配，则错误标记(SELOK)可以被驱动为第一逻辑状态(例如，逻辑低)，这指示解码器(行解码器20或列解码器24)在对存储器地址进行解码并做出对对应选择线17的选择中存在错误。

作为示例，存储器可以包括M个选择线(对应于字线16和/或mux线19)，并且编码地址总线34可以具有N位，其中N还等于地址总线22上的存储器地址中的位的数目。因此，编码器电路32是MxN编码器。在解码器(诸如行解码器20或列解码器24)的正确操作期间，一次选择线17中的仅一个将响应于地址总线22上的解码存储器地址被断言(例如，逻辑高)。所有其他选择线17将被接触断言(例如，逻辑低)。编码器电路32对针对所有选择线17的数据进行操作，以生成编码地址总线34上的编码地址，如果解码器(20或24)正确操作，则该编码地址与存储器地址匹配。

在图3A中示出了解码器电路32的简化电路示例。在该示例中，编码器是使用n通道MOSFET设备36(1)-36(8)实施的4x2 NOR矩阵编码器。对于存储器地址<10>，解码器20、24将对这些存储器地址位进行解码并将仅第三选择线17(SL(2))断言在逻辑高。所有其他选择线17将被去断言在逻辑低。解码器电路32将对该选择线17数据<0100>进行解码以生成编码地址<10>，因为仅MOSFET设备36(2)和36(6)将在解码器中由SL(2)导通在逻辑高，并且所有其他MOSFET设备36(1)、36(3)-36(5)和36(7)-36(8)将被断开。将指出的是，图3A针对编码器32的示例电路实施方式将生成编码地址总线34上的编码地址和编码地址的补码(被称为编码地址N)两者。尽管对仅编码地址的使用是一种可能，但如果编码地址和编码地址的补码两者都以本文公开的方式被处理，则安全逻辑电路30的操作被增强。图3B是图示针对图3A的示例的完全编码操作的表格(其中add＝编码地址，并且addN＝编码地址N)。

本领域技术人员能够将图3A的4x2简化电路示例扩展以形成MxN解码器电路32。

再次参考图2，比较电路38包括多个(N)位比较器电路40，其操作用于执行(来自编码地址总线34的)编码地址中的真实N位与补码N位与(来自地址总线22的)存储器地址中的N位的逐位比较。每个位比较器电路40的输出60仅在真实编码地址的位和补充编码地址的位的逻辑逆两者都与存储器地址的对应位匹配时被断言(逻辑高)。逻辑电路44在逻辑上将来自位比较器电路40的输出进行组合以生成将在真实编码地址的位和补充编码地址的反转的位与存储器地址的对应位匹配的情况下被断言(例如，逻辑高)的错误标记(SELOK)，因此指示解码器(20或24)在选择选择线17(即，字线16或mux线19)中的正常操作。

更具体地，在给定以图3A中示出的生成编码地址和编码地址的补码(编码地址N)两者的方式实施编码器电路32的情况下，比较电路38的位比较器电路40执行(来自编码地址总线34的)编码地址中的N位、(也来自编码地址总线34的)编码地址的补码的对应N位以及(来自地址总线22的)存储器地址中的对应N位的逐位比较。

图4示出了针对每个位比较器电路40的示例电路的电路图。位比较器电路40包括具有输入的逻辑NAND门50，该输入接收(编码地址总线34t的真实部分上的)编码地址、存储器地址以及(由逻辑反相器52)对(编码地址总线34c的补充部分上的)编码地址的补码的逻辑逆的对应单个位。位比较器电路40还包括具有输入的逻辑NOR门54，该输入接收编码地址、存储器地址以及(由逻辑反相器52)对编码地址的补码的逻辑逆的对应单个位。NOR门54的输出由逻辑反相器56反转。NAND门50的输出和反相器56的输出被应用到逻辑NAND门58的输入。当在编码地址、如由反相器52反转的编码地址的补码、以及存储器地址的对应位之间存在逻辑状态的匹配时，由NAND门58生成的位比较器电路40的输出60被断言(逻辑高)。

现在参考图5，其示出了将来自N位比较器电路40的输出在逻辑上进行组合以生成错误标记(SELOK)的逻辑电路44的电路图。逻辑电路包括耦合以接收来自N位比较器电路40的输出60的N输入逻辑NAND门66。NAND门66的输出由逻辑反相器58反转以生成错误标记(SELOK)。当来自N位比较器电路40的输出60全部为逻辑高时，错误标记(SELOK)被断言为逻辑高(即，这将仅在编码地址与存储器地址匹配时发生)。逻辑操作实质上是输出60的逻辑与。在指示解码器20或24中的故障的不匹配的情况下，来自N位比较器电路40的输出60中的至少一个输出将为指示检测到位不匹配的逻辑低，并且错误标记(SELOK)被接触断言为逻辑低，以指示故障的存在。

存储器内置自测试(MBIST)处理通常通过应用合适的测试向量并在每个周期中检查错误标记(SELOK)来扫描所有地址。然而，MBIST检查将不会检测比较器电路40信号(即，与N个位比较器电路40内和逻辑电路44内的逻辑电路的输出相关联的信号)上的故障，该故障导致错误标记(SELOK)的不正确断言逻辑高。这被称为卡在1(卡在逻辑高)情形。

本领域中存在对能够仅通过普通MBIST测试扫描操作来测试并检测比较器电路40信号上的故障的改进的测试方案的需要。

发明内容

在实施例中，一种电路包括：解码器，被耦合到存储器地址总线，并且被配置为接收存储器地址并对存储器地址进行解码以选择性地驱动存储器的多个选择线；编码电路，被配置为对上述多个选择线上的数据进行编码以生成编码地址总线上的编码地址；比较电路，被耦合到编码地址总线和存储器地址总线，并且被配置为将编码地址与存储器地址进行比较并响应于比较而生成指示解码器是否正常操作的测试结果信号；阻塞电路，被配置为响应于测试控制信号而阻塞编码地址到耦合到比较电路的编码地址总线的一部分的通道；以及测试控制电路，被配置为生成测试控制信号并将强制信号应用到编码地址总线的上述一部分，其中上述存储器地址总线被配置为接收由存储器内置自测试(MBIST)扫描例程提供的测试信号，强制信号和测试信号被配置为测试比较电路使得由比较电路响应于比较而生成的测试结果信号指示比较电路本身是否正常操作。

在实施例中，提供了一种用于测试存储器的安全逻辑电路的方法。安全逻辑电路包括比较电路，比较电路操作以将通过对存储器的多个选择线上的数据进行编码获得的编码地址的位与用于选择存储器的一部分的存储器地址的位进行比较，上述数据响应于对存储器地址的解码而生成。方法包括：执行存储器内置自测试(MBIST)扫描例程以测试存储器；并且响应于MBIST扫描例程的子集，通过以下操作来测试安全逻辑电路的比较电路：将强制信号应用到比较电路，以用于代替编码地址；将测试信号应用到比较电路，其中测试信号由MBIST扫描例程提供；通过比较电路将强制信号与测试信号进行比较，其中强制信号和测试信号被配置为测试比较电路内的位比较器是否正常操作；并且响应于通过比较电路的比较而生成指示比较电路的上述位比较器是否正常操作的测试结果信号。

在实施例中，一种电路包括：存储器电路；存储器内置自测试(MBIST)电路，被配置为使用MBIST扫描例程来测试存储器电路；以及测试电路。存储器电路包括：解码器，耦合到存储器地址总线，并且被配置为接收存储器地址并对存储器地址进行解码以选择性地驱动存储器电路的多个选择线；编码电路，被配置为对上述多个选择线上的数据进行编码以生成编码地址总线上的编码地址；以及比较电路，被耦合到编码地址总线和存储器地址总线，并且被配置为将编码地址与存储器地址进行比较并响应于比较而生成指示解码器是否正常操作的测试结果信号。存储器内置自测试(MBIST)电路接收测试结果信号。测试电路包括：控制电路，响应于MBIST扫描例程的子集操作，而生成测试控制信号和强制信号；以及阻塞电路，被配置为响应于测试控制信号而阻塞编码地址到耦合到比较电路的编码地址总线的一部分的通道；其中强制信号被应用到编码地址总线的上述一部分，并且来自MBIST扫描例程的子集的测试信号被应用到存储器地址总线，强制信号和测试信号被配置为测试比较电路，比较电路操作以将强制信号与测试信号进行比较并生成指示比较电路是否正常操作的测试结果信号。

附图说明

为了更好地理解实施例，仅通过举例的方式对附图进行参考，在附图中：

图1是集成电路存储器的简化框图；

图2是安全逻辑电路的框图；

图3A是编码器电路的简化电路示例；

图3B是图示编码操作的表；

图4是位比较器电路的电路图；

图5是用于逻辑电路的电路图；

图6是安全逻辑电路的框图；

图7图示测试的操作；

图8是图示测试操作的表；并且

图9是用于针对逻辑电路的备选实施例的电路图。

具体实施方式

现在参考图6，其示出了具有增强的测试功能的安全逻辑电路130的框图。安全逻辑电路130可以代替图1的电路30来使用。类似的附图标记指代相同或类似的部件，对其的描述将不进行重复(参见，以上的讨论)。

安全逻辑电路130与安全逻辑电路30的不同总体上在于包括故障使能生成功能测试操作，以用于检测比较电路38信号(即，与位比较器电路40内核逻辑电路40内的逻辑电路的输出相关联的信号)上的故障，该故障导致错误标记(SELOK)的不正确断言逻辑高。这被称为卡在故障检测过程。

三状态阻塞电路132被定位在编码器电路32与比较电路38之间的编码地址总线34上。三状态阻塞电路132的操作由控制信号134控制，控制信号134通过故障使能生成测试控制电路136而被生成。当控制信号(CS)134被接触断言(例如，逻辑低)时，三状态阻塞电路132被禁用并且(从编码地址总线34上的编码器电路32输出的)编码地址的位通过三状态阻塞电路132传递到比较电路38。相反，当控制信号134被断言(例如，逻辑高)时，三状态阻塞电路132被启用，使得编码地址总线34的一部分34a的总线线路从编码地址总线34断开连接。在该配置中，(从编码地址总线34上的编码器电路32输出的)编码地址的位被三状态阻塞电路132阻塞而不能传递通过到比较电路38的输入。

控制电路136还生成用于应用到编码地址总线34的断开连接部分34a的多位强制信号140。多位强制信号140将编码地址总线34的断开连接部分34a的所有位强制为已知逻辑状态。例如，这可以包括将所有位强制为逻辑高状态或将所有位强制为逻辑低状态。在本文中讨论的其中编码地址总线34承载编码地址和编码地址的补码(编码地址N)两者的实施方式的上下文中，多位强制信号140将包括与编码地址相对应的N位，在该编码地址中所有位被设置为逻辑低并被应用到编码地址总线34t；以及与编码地址的补码相对应的N位，在该编码地址的补码中所有位被设置为逻辑高并被应用到补充编码地址总线34c。参见，图7。在启用三状态阻塞电路132的控制信号34的断言之后，做出将多位强制信号140应用到编码地址总线34的断开连接部分34a。

针对集成电路存储器10的存储器内置自测试(MBIST)通过扫描用于读取和写入的所有存储器地址来执行常见的且公知的操作并且还可以操作以在每个MBIST测试周期中检查错误标记(SELOK)的断言。

在由MBIST执行的正常扫描操作期间，扫描向量由MBIST生成并且该扫描向量的包括存储器地址和写使能的子集连同BIST测试(TBIST)信号一起由测试控制电路136接收并被处理，以启用在比较电路38上的故障使能生成功能测试操作。因此，正常MBIST扫描例程的子集被利用以激活用于测试安全逻辑电路130的比较器40是否正常操作的测试模式。某些MBIST模式被有利地用于检查比较器40，并且因此MIST覆盖相较于现有技术的测试配置得到改善。

作为示例，测试响应于满足与扫描向量的子集有关的以下布尔表达式而被启用：

TBIST*(not(WEN)*ASEL+WEN*not(ASEL)

其中：ASEL＝A0+A1+A2+A3+…+An。当启用以执行故障使能生成功能测试操作时，测试控制电路136生成用于启用三状态阻塞电路132的控制信号134并生成多位强制信号140。是MBIST扫描向量的一部分的多位测试信号142然后能够被应用到地址总线22。该多位测试信号142将(与要测试的N个位比较器电路40中的特定一个相对应的)一位设置为测试逻辑水平(例如，断言为逻辑高)并且将(与不要被测试的N个位比较器电路40中的剩余那些相对应的)剩余位设置为相反逻辑水平(例如，被去断言为逻辑低)。

在不存在比较电路38信号(即，与N个位比较器电路40内和逻辑电路44内的逻辑电路相关联的信号)上的故障的情况下，错误标记(SELOK)将具有第一逻辑状态(例如，逻辑低)。相反，如果在比较电路38信号上存在故障，则错误标记(SELOK)将具有第二逻辑状态(例如，逻辑高，指示卡在逻辑高故障)。与多位强制信号140一样，将多位测试信号142应用到地址总线22在启用三状态阻塞电路132的控制信号34的断言之后做出。

如先前指出的，比较电路38包括多个位比较器电路40，并且对位比较器电路40中的每个个体比较器电路的测试必须被执行以确保比较电路38的正常操作。这通过首先断言控制信号134以启用三状态阻塞电路132，并且然后应用多位测试信号142的序列，以用于应用到地址总线22而被完成。序列中的每个多位测试信号142将被设置为测试逻辑水平的不同的单个位。例如，利用N位地址总线22和N个位比较器电路40，多位测试信号142的以下序列可以被生成并被应用到地址总线22：

测试信号<1>＝<000…001>，

测试信号<2>＝<000…010>，

测试信号<3>＝<000…100>，

等等，

测试信号<N-1>＝<010…000>，以及最后

测试信号<N>＝<100…000>。

更详细地考虑如图4和图7中示出的用于测试比较电路38的实施方式，N位比较器电路40中的从地址总线22上的测试信号142接收逻辑低位的位比较器电路应当生成为逻辑高的输出60，并且N位比较器电路40中的从测试信号142接收逻辑高位的选定位比较器电路应当生成为逻辑低的输出60。因为输出60中的至少一个输出为逻辑低，所以逻辑电路44将生成具有第一逻辑状态(逻辑低)的错误标记(SELOK)，该第一逻辑状态指示N位比较器电路40中的所选择的位比较器电路正常操作(即，其不遭受卡在1故障)。结合前文，考虑其中N位比较器电路40中的做选择的位比较器电路没有正常操作(即，其遭受卡在1故障)的相反情况。在这种情况下，所有输出60将为逻辑高，并且逻辑电路44将生成具有第二逻辑状态(逻辑高)的错误标记(SELOK)。针对错误标记(SELOK)的该逻辑高输出是例如通过MBIST响应于对测试模式的执行而作为在比较电路38中存在故障的指示可检测。

测试信号的序列还可以包括其中地址的所有位被设置为与测试逻辑水平相反的逻辑水平(例如，去断言为逻辑低)的测试信号，并且写入使能(WEN)信号被设置为测试逻辑水平。在这种情况下，存在关于与WEN比较相对应的比较器电路做出的选择。响应于该测试信号的错误标记(SELOK)的期望逻辑状态仍然为逻辑低。如果逻辑低信号被生成，则这指示用于指定存储器是以写入模式操作还是以读取模式操作的写使能(WEN)信号生成的比较器的正常操作。

图8示出了图示在其中N＝6的示例中针对测试信号的序列的测试操作的结果的表。对A0-A5的引用表示地址总线22的位，测试信号被应用到该表示地址总线22的位，并且示出了针对序列中的每个测试信号的位A0-A5中的每个位的对应逻辑状态值。对比较器覆盖的引用指示针对每个测试信号正被测试的比较器电路是接收地址总线22上的识别的位的位比较器电路。因此，第一测试信号<000001>被配置为测试第一位比较器电路A0，并且处于逻辑低状态的错误标记(SELOK)指示第一位比较器电路A0正常工作。

以上描述的测试操作涉及例如对由于卡在故障的对每个位比较器电路40的不正确操作的检测。例如，分别考虑图4和图5的位比较器电路40和逻辑电路44。如果位比较器电路40和/或逻辑电路44具有卡在逻辑高故障，无论针对来自地址总线22的存储器地址的个体位输入，以及来自编码地址总线34的编码地址和编码地址的补码(编码地址N)两者是什么，则其不能操作，以产生在逻辑低状态的输出60。然而，多位强制信号140和多位测试信号142的位被特别地选择使得正常操作的位比较器电路40和逻辑电路44将生成逻辑低输出60(并且因此产生逻辑低错误标记(SELOK))。如果错误标记(SELOK)没有在N位比较器电路40中的每个所选择的N位比较器电路的测试操作期间变成逻辑低，那么可以确定由测试信号选择的N位比较器电路40中的特定一个N位比较器电路有故障或者逻辑电路44有故障。

本文公开的测试用作对针对集成电路存储器10的存储器内置自测试(MBIST)的附件来操作。由于这个原因，无需使用外部测试引脚来支持测试操作。MBIST接收错误标记(SELOK)作为输入。结合由MBIST在行解码器20上执行的常规测试，由比较电路38生成的错误标记(SELOK)将在不存在行解码故障时为逻辑高(相反，在行解码器故障的情况下为逻辑低)。然而，为了测试位比较器电路40和逻辑电路44，错误标记(SELOK)将在所选择的位比较器电路40不具有卡在1故障时为逻辑低(相反，在卡在故障的情况下为逻辑高)。鉴于针对两种不同测试操作的故障的该相反的逻辑状态指示，需要MBIST的一些修改，以便由于比较电路38上的故障测试的执行而使MBIST将错误标记(SELOK)的逻辑高状态识别为故障。

图9示出了逻辑电路44的备选实施例，当测试比较电路38(位比较器电路40和逻辑电路44)中的故障时该逻辑电路44将使错误标记(SELOK)代替地具有指示检测到的故障的逻辑低状态。图9的实施例利用两个输入逻辑XNOR门68’代替反相器电路68。XNOR门68’的一个输入接收NAND门66的输出，并且XNOR门68’的另一个输入接收测试模式信号144。在一个实施例中，测试模式信号144可以从测试控制信号134和/或测试使能信号(TEN)中的一个或多个取回。

当测试模式信号144被断言为逻辑低从而指示MBIST正在操作用于执行解码器20或24上的测试时，逻辑XNOR门68’操作以使NAND门66的输出处的逻辑状态反相以生成错误标记(SELOK)。在这种情况下，其中NAND门66的输出处的信号在不存在检测到的故障时为逻辑低，在不存在检测到的故障的情况下错误标记(SELOK)将为逻辑高。

相反，当测试模式信号144被断言为逻辑高，从而指示MBIST正在操作以执行比较电路38上的测试时，逻辑XNOR门68’操作以传递NAND门66的输出处的逻辑状态以生成错误标记(SELOK)。在这种情况下，其中NAND门66的输出处的信号在不存在检测到的故障时为逻辑高，在不存在检测到的故障的情况下错误标记(SELOK)也将为逻辑高。

因此，MBIST可以在关于故障的检测(即，在逻辑低的错误标记(SELOK)指示测试模式中的任一种的检测到的故障)的测试模式两者中处理相同逻辑状态。利用该电路配置，无需改变MBIST的操作来将比较电路38测试模式中的错误标记(SELOK)的逻辑低状态识别为故障。在测试状态两者中，针对错误标记(SELOK)的逻辑低状态将是故障检测的指示。

还存在的可能是故障可以位于控制电路136中，该控制电路生成控制信号134以及多位强制信号140。为了说明这种可能的故障情况，XNOR门68’的其他输入被代替地配置为接收如通过控制电路136的副本(duplicate)生成的测试控制信号134。

尽管已经在附图和前面的描述中详细说明和描述了本发明，但是这样的说明和描述被认为是说明性或示范性的而非限制性的；本发明不限于所公开的实施例。通过研究附图、公开内容和权利要求书，本领域技术人员在实践要求保护的本发明时能够理解并实现对所公开的实施例的其他变型。