阅读说明：本技术 半导体器件 (Semiconductor device with a plurality of transistors ) 是由 横山佳巧 田中信二 于 2019-08-16 设计创作，主要内容包括：提供了半导体器件,其能够检测测试操作是否正常。所述半导体器件包括：多个存储器单元,以矩阵布置；多个字线,被设置为分别对应于所述多个存储器单元的每一行；解码器,用于产生用于驱动多个字线的驱动信号；以及检测电路,被设置在多个字线和解码器之间,用于通过测试操作使多个字线同时上升,并且检测多个字线的上升状态是否正常。(A semiconductor device capable of detecting whether a test operation is normal is provided. The semiconductor device includes: a plurality of memory cells arranged in a matrix; a plurality of word lines provided to correspond to each row of the plurality of memory cells, respectively; a decoder for generating a driving signal for driving a plurality of word lines; and a detection circuit provided between the plurality of word lines and the decoder, for raising the plurality of word lines at the same time by a test operation, and detecting whether a raised state of the plurality of word lines is normal.)

半导体器件

相关申请的交叉引用

2018年9月3日提交的日本专利申请No.2018-164782的公开内容，包括说明书、附图和摘要，通过引用整体结合于此。

技术领域

本公开涉及半导体器件。

背景技术

SRAM(静态随机存取存储器)和DRAM(动态随机存取存储器)已经投入实际使用，作为用于在高容量半导体存储器中存储数据的半导体存储器器件。在判断无缺陷的半导体/有缺陷的半导体之后，装运这些半导体存储器器件。通过向/从半导体存储器件中包括的存储器单元实际输入/输出数据、确认写入数据与读取数据一致以及通过老化施加应力来执行无缺陷/有缺陷鉴别。然而，最近，随着半导体存储器器件的容量增加，必须施加应力的区域的数量增加，导致更长的老化测试时间，导致更高的成本。为了解决这样的问题，在日本未审专利申请公开No.2003-249099中公开了同时选择多个字线并在老化测试期间施加应力。

发明内容

在发明人研究了日本未审专利申请公开No.2003-249099之后，发现了以下问题。

在日本未审专利申请公开No.2003-249099的半导体存储器器件中，不能检测测试操作是否正常。本发明是为了解决上述问题而完成的，并提供一种能够检测测试操作是否正常的半导体器件。

根据本说明书的描述和附图，其他目的和新颖特征将变得显而易见。

根据本发明的一个方面的半导体器件包括：多个存储器单元，以矩阵布置；多个字线，被设置为分别对应于所述多个存储器单元的每一行；以及解码器，用于产生用于驱动多个字线的驱动信号。所述半导体器件包括：检测电路，被设置在多个字线和解码器之间，并且通过测试操作使多个字线同时上升，并且检测多个字线的上升状态是否正常。

根据一个实施例，所公开的半导体器件能够通过提供检测电路来检测测试操作中的异常。

附图说明

图1是示出根据第一实施例的半导体器件1的图。

图2是示出根据第一实施例的存储器单元MC的图。

图3是示出根据第一实施例的存储器阵列10的***电路的配置的图。

图4是示出根据第一实施例的半导体器件1的老化操作(正常操作)的时序图。

图5是示出根据第一实施例的半导体器件1的老化操作(异常操作)的时序图。

图6是示出根据第二实施例的半导体器件1#的图。

图7是示出根据第二实施例的存储器阵列10的***电路的配置的图。

图8是示出根据第二实施例的半导体器件1#的老化操作(正常操作)的时序图。

图9是示出根据第二实施例的半导体器件1#的老化操作(异常操作)的时序图。

图10是示出根据第三实施例的存储器阵列10的***电路的配置的图。

图11是示出根据第三实施例的半导体器件的老化操作(正常操作)的时序图。

图12是示出根据第三实施例的半导体器件的老化操作(异常操作)的时序图。

图13是示出当根据第四实施例的数据“0”存储在存储器单元MC中时如何在单元布局中施加负载的图。

图14是示出当在根据第四实施例的存储器单元MC中以犬齿图案(hounds-toothpattern)存储数据“0”和数据“1”时如何在单元布局中施加负载的图。

图15是示出传统老化操作中的直通电流的图。

图16是示出根据第五实施例的存储器阵列的配置的图。

具体实施方式

将参考附图详细描述实施例。在附图中，相同或等同的部件由相同的附图标记表示，并且将不重复其描述。

(第一实施例)图1是示出根据第一实施例的半导体器件1的图。

参考图1，根据第一实施例的半导体器件1包括：存储器阵列10，具有以矩阵布置的多个存储器单元MC；解码器20，用于驱动分别对应于多个存储器单元的每一行而设置的多个字线WL；检测电路25，设置在解码器20和字线WL之间；用于控制整个半导体器件1的控制电路30；以及I/O电路40。

作为示例，存储器阵列10包括n个字线WL[0]至WL[n-1]和m组位线对BT[0]至BT[m-1]、BB[0]至BB[m-1]。

m对位线连接到I/O电路40，并输出数据Q。控制电路30接收用于执行老化操作的控制命令WBI和时钟信号CLK的输入，并响应于控制命令WBI的输入而操作。控制电路30将各种控制信号输出到相应电路。

图2是示出根据第一实施例的存储器单元MC的图。参考图2，存储器单元MC包括存取晶体管AT1、AT2、驱动器晶体管NT1、NT2和负载晶体管PT1、PT2。

存取晶体管AT1设置在位线BT和内部节点Nd1之间，并且其栅极连接到字线WL。

存取晶体管AT2设置在位线BB和内部节点Nd2之间，并且其栅极连接到字线WL。

负载晶体管PT1设置在电源电压VDD和内部节点Nd1之间，并且其栅极连接到内部节点Nd2。

负载晶体管PT2设置在电源电压VDD和内部节点Nd2之间，并且其栅极连接到内部节点Nd1。

驱动晶体管NT1设置在接地电压VSS和内部节点Nd1之间，并且其栅极连接到内部节点Nd2。

驱动晶体管PT2设置在接地电压VSS和内部节点Nd2之间，并且其栅极连接到内部节点Nd1。

图3是示出根据第一实施例的存储器阵列10的***电路的配置的图。

参考图3，存储器阵列10包括矩阵中的多个存储器单元MC。在该示例中，假设数据“0”被预先存储在多个存储器单元MC中。

I/O电路40被设置有与每两个存储器单元列对应的多路复用器和感测放大器。

作为示例，示出了对应于位线对BT[0]、BB[0]、BT[1]和BB[1]设置多路复用器11和感测放大器12的情况。对应于位线对BT[2]、BB[2]、BT[3]和BB[3]设置多路复用器13和感测放大器14。由于其他位线对具有相同的配置，因此将不重复其详细描述。

多路复用器11和13分别选择两个位线对中的一个位线对来连接到感测放大器12和14。多路复用器11和13根据指令选择奇数位线对或偶数位线对，并将所选择的位线对连接到感测放大器。

根据控制信号SAE激活感测放大器12和14以执行读取操作。

具体地，感测放大器12和14通过多路复用器MUX连接到位线对，并通过差分放大输出读取数据Q。在该示例中，感测放大器12和14输出读取数据Q[0]和Q[1]。

控制电路30包括老化模式控制电路32、时钟控制电路34和信号发生电路36。

时钟控制电路34根据时钟信号CLK的输入将时序信号输出到信号发生电路36。

信号发生电路36在读取操作中根据来自时钟控制电路34的时序信号的输入来输出控制信号SAEN。

老化模式控制电路32接收指示执行老化操作的命令WBI，并输出控制信号PU和WBT。

检测电路25包括分别对应于字线WL设置的多个OR电路、P沟道MOS晶体管、检测信号布线WBL、N沟道MOS晶体管N1和N2、NOR电路44和AND电路37。

作为示例，OR电路41和42以及P沟道MOS晶体管P1和P2分别对应于字线WL[0]和WL[1]而设置。

这同样适用于其他字线WL。OR电路41和42基于来自解码器20的解码信号或控制信号PU的输入来驱动字线WL。

根据控制信号PU的输入(“H”电平)将所有字线WL设置为上升状态。

检测信号布线WBL经由串联连接的N沟道MOS晶体管N1和N2连接到接地电压VSS。

N沟道MOS晶体管N1和N2分别接收控制信号PU和WBT的输入。

AND电路43接收来自检测信号布线WBL的检测信号和控制信号PU，并输出AND逻辑运算结果作为控制信号WBC。

NOR电路44输出来自信号发生电路36的控制信号WBC和控制信号SAEN的NOR逻辑运算结果作为控制信号SAE。

P沟道MOS晶体管P1和P2设置在电源电压VDD和检测信号布线WBL之间，并且它们的栅极连接到对应的字线WL。

AND电路37接收控制信号WBT和控制信号PUI的输入，并输出AND逻辑运算结果作为控制信号PU。

在该示例中，将描述用于字线WL[0]和WL[1]的老化操作。

图4是用于说明根据第一实施例的半导体器件1的老化操作(正常操作)的时序图。

参考图4，在时间T0，老化模式控制电路32接收命令WBI(“H”电平)。

在时间T1，老化模式控制电路32根据命令WBI的输入将控制信号WBT设置为“H”。尽管未示出，但控制信号PUI被设置为“H”电平。

在时间T2，AND电路37基于控制信号WBT(“H”电平)和控制信号PUI(“H”电平)将控制信号PU设置为“H”电平。响应于此，AND电路43设置控制信号WBC(“H”电平)。

在时间T3，OR电路41和42根据控制信号PU(“H”电平)设置字线WL[0]和WL[1]。也就是说，所有字线WL都被设置为上升状态。

因此，P沟道MOS晶体管P1和P2截止。此外，在这种情况下，由于控制信号PU和WBT被设置为“H”电平，所以检测信号布线WBL被连接到接地电压VSS。

在时间T3之后，检测信号布线WBL逐渐开始下降到“L”电平。在时间T4，AND电路43根据检测信号布线WBL的电位，基于控制信号PU和检测信号之间的AND逻辑运算结果输出控制信号WBC(“L”电平)。

接下来，在时间T5，时钟信号CLK被设置为“H”电平。因此，在时间T6，信号发生电路36将控制信号SAEN设置为“L”电平。

因此，在时间T7，NOR电路44基于控制信号SAEN(L电平)和控制信号WBC(L电平)的NOR逻辑运算结果而输出控制信号SAE(H电平)。

感测放大器12和14基于控制信号SAE的输入(“H”电平)输出读取数据Q[0]和读取数据Q[1]。

在该示例中，输出数据“0”。图5是用于说明根据第一实施例的半导体器件1的老化操作(异常操作)的时序图。

参考图5，在时间T10，老化模式控制电路32接收命令WBI(“H”电平)。

在时间T10，老化模式控制电路32根据命令WBI的输入而将控制信号WBT设置为“H”电平。尽管未示出，但控制信号PUI被设置为“H”电平。

在时间T11，AND电路37基于控制信号WBT(“H”电平)和控制信号PUI而将控制信号PU设置为“H”电平。响应于此，AND电路43设置控制信号WBC(“H”电平)。

在时间T12，OR电路41和42根据控制信号PU(“H”电平)设置字线WL[0]和WL[1]。也就是说，所有字线WL都被设置为上升状态。

另一方面，这里示出了字线WL[0]未转变为上升状态的情况。

因此，P沟道MOS晶体管P1保持在导通状态。由于控制信号PU和WBT被设定为“H”电平，因此检测信号布线WBL被连接到接地电压VSS。

然而，由于P沟道MOS晶体管P1导通，因此检测信号布线WBL不会下降到“L”电平并保持“H”电平。

因此，AND电路43根据检测信号布线WBL的电位，基于控制信号PU和检测信号之间的AND逻辑运算结果而输出控制信号WBC(“H”电平)。

接下来，在时间T13，时钟信号CLK被设置为“H”电平。因此，在时间T14，信号发生电路36将控制信号SAEN设置为“L”电平。

然而，NOR电路44基于控制信号SAEN(“L”电平)和控制信号WBC(“H”电平)的NOR逻辑运算结果而输出控制信号SAE(“L”电平)。

因此，感测放大器12和14不被激活，并且不输出读取数据Q[0]和Q[1]。

因此，当通过使用根据第一实施例的检测电路25在老化操作中存在异常时，用于激活感测放大器的控制信号SAE不被激活。结果，可以容易地检测到老化操作不正常，因为读取数据没有从感测放大器输出。

图6是示出根据第二实施例的半导体器件1#的图。

参考图6，根据实施例2的半导体器件1#与实施例1中描述的半导体器件1的不同之处在于，检测电路25和控制电路30被检测电路25#和控制电路30#代替。其他形式与第一实施例中描述的形式相同，因此不再重复其详细描述。

控制电路30#接收时钟信号CLK和用于执行老化操作的控制命令WBI的输入，并且响应于控制命令WBI的输入而操作。控制电路30将各种控制信号输出到相应电路。在本实施例中，控制电路30接收用于切换偶数行和奇数行的老化操作的控制信号W0S和W1S的输入。

图7是示出根据第二实施例的存储器阵列10的***电路的配置的图。

参考图7，存储器阵列10包括矩阵中的多个存储器单元MC。在该示例中，假设数据“0”被预先存储在多个存储器单元MC中。

由于I/O电路40的配置与第一实施例中描述的相同，因此不再重复其详细描述。

控制电路30#被设置有代替老化模式控制电路32的老化模式控制电路32#。

老化模式控制电路32#接收指令执行老化操作的命令WBI和控制信号W0S和W1S，并输出控制信号PUO、PUE和WBT。

具体地，老化模式控制电路32#基于命令WBI(“H”电平)和控制信号W0S(“H”电平)的输入来设定控制信号PUE(“H”电平)。

老化模式控制电路32#基于命令WBI(H电平)和控制信号W1S(H电平)的输入来设定控制信号PUO(H电平)。

检测电路25#包括分别对应于字线WL设置的多个OR电路、P沟道MOS晶体管、检测信号布线WBLO和WBLE、N沟道MOS晶体管N2、N11和N12、NOR电路44、NAND电路45至47以及AND电路38和39。

在该实施例中，分别对应于奇数行和偶数行的字线来分开地设置OR电路。

例如，对应于偶数行的字线WL[0]来设置OR电路42和P沟道MOS晶体管P12。

对应于奇数行字线WL[1]来设置OR电路41和P沟道MOS晶体管P11。

偶数行和奇数行的其他字线类似地被设置有OR电路和P沟道MOS晶体管。

OR电路41和42基于来自解码器20的解码信号或控制信号PUO或PUE的输入来驱动字线WL。

对应于奇数行的字线WL而设置的OR电路根据控制信号PUO的输入(“H”电平)将所有字线WL的奇数字线WL设定为上升状态。

对应于偶数行的字线WL而设置的OR电路根据控制信号PUE的输入(“H”电平)将所有字线WL的偶数字线WL设定为上升状态。

检测信号布线WBLO经由串联连接的N沟道MOS晶体管N11和N2连接到接地电压VSS。

检测信号布线WBLE经由串联连接的N沟道MOS晶体管N12和N2连接到接地电压VSS。

N沟道MOS晶体管N11和N12分别接收控制信号PUO和PUE的输入。

N沟道MOS晶体管N2接收控制信号WBT的输入。NAND电路45接收来自检测信号布线WBLO的检测信号和控制信号PUO，并将NAND逻辑运算结果输出到NAND电路47。

NAND电路46接收来自检测信号布线WBLE的检测信号和控制信号PUE，并将NAND逻辑运算的结果输出到NAND电路47。

NAND电路47输出NAND电路45和46的输出信号的NAND逻辑运算结果作为控制信号WBC。

NOR电路44输出来自信号发生电路36的控制信号WBC和控制信号SAEN的NOR逻辑运算结果作为控制信号SAE。

P沟道MOS晶体管P11设置在电源电压VDD和检测信号布线WBLO之间，并且栅极连接到对应的奇数行字线WL。

P沟道MOS晶体管P12设置在电源电压VDD和检测信号布线WBLE之间，并且栅极连接到相应偶数行的字线WL。

AND电路38接收控制信号WBT和控制信号PUOI的输入，并输出AND逻辑运算结果作为控制信号PUO。

AND电路39接收控制信号WBT和控制信号PUOE的输入，并输出AND逻辑运算结果作为控制信号PUE。

在该示例中，将描述字线WL[0]和WL[1]的老化操作。

图8是用于说明根据第二实施例的半导体器件1#的老化操作(正常操作)的时序图。

参考图8，在时间T20，老化模式控制电路32接收命令WBI和控制信号W0S。

在时间T21，老化模式控制电路32根据命令WBI(“H”电平)和控制信号W0S(“H”电平)的输入而将控制信号WBT设置为“H”电平。尽管未示出，但控制信号PUEI被设定为“H”电平。

在时间T22，AND电路39基于控制信号WBT(“H”电平)和控制信号PUEI(“H”电平)将控制信号PUE设定为“H”电平。控制信号PUO保持“L”电平。

响应于此，NAND电路46基于检测信号布线WBLE的检测信号和控制信号PUE之间的NAND逻辑运算结果来向NAND电路47输出“L”电平信号。

NAND电路47根据来自NAND电路46的“L”电平信号的输入而设定控制信号WBC(“H”电平)。

在时间T23，OR电路42根据控制信号PUE(“H”电平)设定对应于偶数行的字线WL[0](“H”电平)。也就是说，所有字线WL的偶数行字线WL被设定为上升状态。

因此，P沟道MOS晶体管P12截止。在这种情况下，由于控制信号PUE和WBT被设定为“H”电平，所以检测信号布线WBLE被连接到接地电压VSS。

在时间T23之后，检测信号布线WBLE逐渐开始下降到“L”电平。在时间T24，NAND电路46基于根据检测信号布线WBLE的电位的检测信号与控制信号PUE之间的NAND逻辑运算结果，向NAND电路47输出“H”电平信号。NAND电路47从NAND电路45和46接收“H”电平信号，并输出控制信号WBC(“L”电平信号)。

接下来，在时间T25，时钟信号CLK被设定为“H”电平。因此，在时间T26，信号发生电路36将控制信号SAEN设定为“L”电平。

因此，在时间T27，NOR电路44基于控制信号SAEN(L电平)和控制信号WBC(L电平)的NOR逻辑运算结果来输出控制信号SAE(H电平)。

感测放大器12和14基于控制信号SAE的输入(“H”电平)输出读取数据Q[0]和读取数据Q[1]。

在该示例中，输出数据“0”。图9是用于说明根据第二实施例的半导体器件1#的老化操作(异常操作)的时序图。

参考图9，在时间T30，老化模式控制电路32接收命令WBI和控制信号W0S。

在时间T31，老化模式控制电路32根据命令WBI(“H”电平)和控制信号W0S(“H”电平)的输入而将控制信号WBT设定为“H”电平。尽管未示出，但控制信号PUEI被设置为“H”电平。

在时间T32，AND电路39基于控制信号WBT(“H”电平)和控制信号PUEI(“H”电平)将控制信号PUE设定为“H”电平。控制信号PUO保持“L”电平。

响应于此，NAND电路46基于检测信号布线WBLE的检测信号和控制信号PUE之间的NAND逻辑运算结果来向NAND电路47输出“L”电平信号。

NAND电路47根据来自NAND电路46的“L”电平信号的输入而设定控制信号WBC(“H”电平)。

在时间T33，OR电路42根据控制信号PUE(“H”电平)设定对应于偶数行的字线WL[0](“H”电平)。也就是说，所有字线WL的偶数行字线WL被设定为上升状态。

另一方面，这里示出了字线WL[0]未转变为上升状态的情况。

因此，P沟道MOS晶体管P12保持在导通状态。由于控制信号PUE和WBT被设置为“H”电平，因此检测信号布线WBLE被连接到接地电压VSS。

然而，因为P沟道MOS晶体管P12导通，所以检测信号布线WBLE保持“H”电平而不降低到“L”电平。

因此，NAND电路46基于根据检测信号布线WBLE的电位的检测信号与控制信号PUE之间的NAND逻辑运算结果，向NAND电路47输出“L”电平的信号。

NAND电路47从NAND电路46接收“L”电平的信号，并输出控制信号WBC的信号(“H”电平的信号)。

接下来，在时间T33，时钟信号CLK被设置为“H”电平。因此，在时间T34，信号发生电路36将控制信号SAEN设定为“L”电平。

然而，NOR电路44基于控制信号SAEN(“L”电平)和控制信号WBC(“H”电平)的NOR逻辑运算结果来输出控制信号SAE(“L”电平)。

因此，感测放大器12和14不被激活，并且读取数据Q[0]和Q[1]不被输出。

尽管上面已经描述了偶数行字线WL的老化操作，但是这同样适用于奇数行字线WL。

因此，通过使用根据第二实施例的检测电路25，当在奇数行或偶数行的字线WL上存在老化操作的异常时，用于激活感测放大器的控制信号SAE不被激活。结果，因为读取数据不从感测放大器输出，所以可以容易地检测到老化操作不正常。

(第三实施例)在上述第二实施例中，已经描述了其中可以分开地执行奇数行或偶数行的字线WL的老化操作的配置。

另一方面，作为老化操作的异常条件，尽管对奇数行的字线WL执行老化操作，但是有可能将负载施加到偶数行的字线WL，或者即使在偶数行的字线WL上执行老化操作，负载也被施加到奇数行的字线WL。

在第三实施例中，将描述能够检测异常状态的电路配置。图10是示出根据第三实施例的存储器阵列10的***电路的配置的图。

参考图10，存储器阵列10包括矩阵中的多个存储器单元MC。在该示例中，假设数据“0”被预先存储在多个存储器单元MC中。

由于I/O电路40的配置与第一实施例中描述的相同，因此不再重复其详细描述。

控制电路30#被设置有老化模式控制电路32#。老化模式控制电路32#基于命令WBI(“H”电平)和控制信号W0S(“H”电平)的输入来设定控制信号PUE(“H”电平)。

老化模式控制电路32#基于命令WBI(“H”电平)和控制信号W1S(“H”电平)的输入来设定控制信号PUO(“H”电平)。

根据第三实施例的半导体器件与半导体器件1#的不同之处在于检测电路25#被检测电路25代替。

检测电路25包括分别对应于字线WL设置的多个OR电路、P沟道MOS晶体管、检测信号布线WBLO和WBLE、WBLON、WBLEN、N沟道MOS晶体管N2、N11、N12、N21和N22、NOR电路44和NAND电路45至50。检测电路25包括P沟道MOS晶体管P31至P33、反相器IV1～IV3和AND电路38和39。

在该实施例中，分别对应于奇数行和偶数行的字线分开地提供OR电路。

例如，对应于偶数行的字线WL[0]提供OR电路42、P沟道MOS晶体管P12和N沟道MOS晶体管N22。

对应于奇数行的字线WL[1]提供OR电路41、P沟道MOS晶体管P11和N沟道MOS晶体管N21。

其他偶数行和奇数行字线类似地被设置有OR电路、P沟道MOS晶体管和N沟道MOS晶体管。

OR电路41和42基于来自解码器20的解码信号或控制信号PUO或PUE的输入来驱动字线WL。

对应于奇数行的字线WL而设置的OR电路根据控制信号PUO的输入(“H”电平)将所有字线WL的奇数字线WL设定为上升状态。

对应于偶数行的字线WL而设置的OR电路根据控制信号PUE的输入(“H”电平)将所有字线WL的偶数字线WL设定为上升状态。

检测信号布线WBLO经由串联连接的N沟道MOS晶体管N11和N2连接到接地电压VSS。

检测信号布线WBLE经由串联连接的N沟道MOS晶体管N12和N2连接到接地电压VSS。

N沟道MOS晶体管N11和N12分别接收控制信号PUO和PUE的输入。

N沟道MOS晶体管N2接收控制信号WBT的输入。NAND电路45接收来自检测信号布线WBLO的检测信号和控制信号PUO，并将NAND逻辑运算结果输出到NAND电路50。

NAND电路46接收来自检测信号布线WBLE的检测信号和控制信号PUE，并将NAND逻辑运算结果输出到NAND电路50。

NAND电路48接收来自检测信号布线WBLON的检测信号和控制信号PUO的反相信号，并将NAND逻辑运算结果输出到NAND电路50。

NAND电路49接收来自检测信号布线WBLEN的检测信号和控制信号PUE的反相信号，并将NAND逻辑运算结果输出到NAND电路50。

NAND电路50输出NAND电路45至49的输出信号的NAND逻辑运算结果作为控制信号WBC。

NOR电路44输出来自信号发生电路36的控制信号WBC和控制信号SAEN的NOR逻辑运算结果作为控制信号SAE。

P沟道MOS晶体管P11被设置在电源电压VDD和检测信号布线WBLO之间，并且栅极被连接到对应的奇数行字线WL。

P沟道MOS晶体管P12被设置在电源电压VDD和检测信号布线WBLE之间，并且栅极被连接到对应偶数行的字线WL。

N沟道MOS晶体管N21被设置在电源电压VDD和检测信号布线WBLON之间，并且栅极被连接到对应奇数行字线WL。

N沟道MOS晶体管N22被设置在电源电压VDD和检测信号布线WBLEN之间，并且栅极被连接到相应偶数行的字线WL。

检测信号布线WBLON的一侧连接到被设置在电压WBLON和电源电压VDD之间的P沟道MOS晶体管P31和P33。检测信号布线WBLON的另一侧连接到NAND电路48的输入。

检测信号布线WBLEN的一侧连接到被设置在电压WBLEN和电源电压VDD之间的P沟道MOS晶体管P31和P32。检测信号布线WBLEN的另一侧连接到NAND电路49的输入。

P沟道MOS晶体管P31的栅极接收控制信号WBT的经由反相器IV1的反相信号WBN。当控制信号WBT处于“H”电平时，反相信号WBN被设定为“L”电平。因此，P沟道MOS晶体管P31被导通。

P沟道MOS晶体管P32的栅极接收控制信号PUE的通过反相器IV3的反相信号PUEB的输入。当控制信号PUE处于“H”电平时，反相信号PUEB被设定为“L”电平。因此，P沟道MOS晶体管P32被导通。当P沟道MOS晶体管P31和P32被导通时，检测信号布线WBLEN被设定为“H”电平。当即使在P沟道MOS晶体管P32没有被导通时N沟道MOS晶体管N22也导通时，检测信号布线WBLEN也被设定为“H”电平。

P沟道MOS晶体管P33的栅极接收控制信号PUO的通过反相器IV2的反相信号PUOB的输入。当控制信号PUO处于“H”电平时，反相信号PUOB被设定为“L”电平。因此，P沟道MOS晶体管P33被导通。当P沟道MOS晶体管P31和P33被导通时，检测信号布线WBLON被设定为“H”电平。当即使在P沟道MOS晶体管P33没有被导通时N沟道MOS晶体管N21也导通时，检测信号布线WBLON也被设定为“H”电平。

AND电路38接收控制信号WBT和控制信号PUOI的输入，并且输出AND逻辑运算结果作为控制信号PUO。

AND电路39接收控制信号WBT和控制信号PUOE的输入，并且输出AND逻辑运算结果作为控制信号PUE。

在该示例中，将描述用于字线WL[0]和WL[1]的老化操作。

图11是用于说明根据第三实施例的半导体器件的老化操作(正常操作)的时序图。

参考图11，在时间T40，老化模式控制电路32接收命令WBI和控制信号W0S。

在时间T41，老化模式控制电路32根据命令WBI(“H”电平)和控制信号W0S(“H”电平)的输入将控制信号WBT设定为“H”电平。尽管未示出，但控制信号PUEI被设定为“H”电平。

在时间T42，AND电路39基于控制信号WBT(“H”电平)和控制信号PUEI(“H”电平)将控制信号PUE设定为“H”电平。控制信号PUO保持“L”电平。

响应于此，NAND电路46基于检测信号布线WBLE的检测信号和控制信号PUE之间的NAND逻辑运算结果向NAND电路50输出“L”电平信号。

NAND电路50根据来自NAND电路46的“L”电平信号的输入来设定控制信号WBC(“H”电平)。

在时间T43，OR电路42根据控制信号PUE(“H”电平)设定对应于偶数行的字线WL[0](“H”电平)。也就是说，所有字线WL的偶数行字线WL被设定为上升状态。

因此，P沟道MOS晶体管P12被截止。在这种情况下，由于控制信号PUE和WBT被设定为“H”电平，所以检测信号布线WBLE被连接到接地电压VSS。

另一方面，N沟道MOS晶体管N22被导通。在时间T43之后，检测信号布线WBLE逐渐开始下降到“L”电平。另一方面，检测信号布线WBLEN逐渐开始上升到“H”电平。

在时间T44，NAND电路46基于根据检测信号布线WBLE的电位的检测信号与控制信号PUE之间的NAND逻辑运算结果，向NAND电路50输出“H”电平信号。NAND电路49基于根据检测信号布线WBLEN电位的检测信号与控制信号PUE的反相信号之间的NAND逻辑运算结果，向NAND电路50输出“H”电平信号。NAND电路48基于根据检测信号布线WBLON的电位的检测信号和控制信号PUO的反相信号的NAND逻辑运算结果向NAND电路50输出“H”电平信号。NAND电路45基于根据检测信号布线WBLO的电位的检测信号与控制信号PUO之间的NAND逻辑运算结果，向NAND电路50输出“H”电平信号。NAND电路50从NAND电路45、46、48和49接收“H”电平信号，并输出控制信号WBC(“L”电平信号)。

在时间T45，时钟信号CLK被设定为“H”电平。因此，在时间T46，信号发生电路36将控制信号SAEN设定为“L”电平。

因此，在时间T47，NOR电路44基于控制信号SAEN(L电平)和控制信号WBC(L电平)的NOR逻辑运算结果来输出控制信号SAE(H电平)。

感测放大器12和14基于控制信号SAE的输入(“H”电平)输出读取数据Q[0]和读取数据Q[1]。

在该示例中，输出数据“0”。图12是用于说明根据第三实施例的半导体器件的老化操作(异常操作)的时序图。

参考图12，在时间T50，老化模式控制电路32接收命令WBI和控制信号W0S。

在时间T51，老化模式控制电路32根据命令WBI(“H”电平)和控制信号W0S(“H”电平)的输入将控制信号WBT设定为“H”电平。尽管未示出，但控制信号PUEI被设定为“H”电平。

在时间T52，AND电路39基于控制信号WBT(“H”电平)和控制信号PUEI(“H”电平)将控制信号PUE设定为“H”电平。控制信号PUO保持“L”电平。

响应于此，NAND电路46基于检测信号布线WBLE的检测信号和控制信号PUE之间的NAND逻辑运算结果来向NAND电路50输出“L”电平信号。

NAND电路50根据来自NAND电路46的“L”电平信号的输入来设定控制信号WBC(“H”电平)。

在时间T53，OR电路42根据控制信号PUE(“H”电平)设定对应于偶数行的字线WL[0](“H”电平)。也就是说，所有字线WL中的偶数行字线WL被设定为上升状态。

另一方面，字线WL[1]是上升状态。奇数行字线WL由于异常而被加载。

因此，N沟道MOS晶体管N21被导通。在时间T53之后，检测信号布线WBLE逐渐开始下降到“L”电平。另一方面，检测信号布线WBLEN逐渐开始上升到“H”电平。

当N沟道MOS晶体管N21被导通时，检测信号布线WBLON逐渐开始上升到“H”电平。

在时间T54，NAND电路46基于根据检测信号布线WBLE的电位的检测信号与控制信号PUE之间的NAND逻辑运算的结果，向NAND电路50输出“H”电平信号。NAND电路49基于根据检测信号布线WBLEN的电位的检测信号和控制信号PUE的反相信号之间的NAND逻辑运算的结果，向NAND电路50输出“H”电平信号。NAND电路48基于根据检测信号布线WBLON的电位的检测信号和控制信号PUO的反相信号的NAND逻辑运算结果，向NAND电路50输出“L”电平信号。NAND电路45基于根据检测信号布线WBLO的电位的检测信号与控制信号PUO之间的NAND逻辑运算的结果，向NAND电路50输出“H”电平信号。NAND电路50从NAND电路46接收“L”电平的信号，并保持控制信号WBC的信号(“H”电平的信号)。

接下来，在时间T55，时钟信号CLK被设定为“H”电平。因此，在时间T55，信号发生电路36将控制信号SAEN设定为“L”电平。

然而，NOR电路44基于控制信号SAEN(“L”电平)和控制信号WBC(“H”电平)的NOR逻辑运算结果而输出控制信号SAE(“L”电平)。

因此，感测放大器12和14不被激活，并且读取数据Q[0]和Q[1]不被输出。

尽管上面已经描述了偶数行字线WL的老化操作，但是这同样适用于奇数行字线WL。

因此，通过使用根据第四实施例的检测电路25，当在奇数行或偶数行的字线WL的老化操作中存在异常时，用于激活感测放大器的控制信号SAE不被激活。结果，因为读取数据不从感测放大器输出，所以可以容易地检测到老化操作不正常。

另外，如在本配置中那样，老化操作的异常条件是偶数行的字线WL的老化操作。然而，因为当负载被施加到奇数行的字线WL时可以检测到异常，所以可以容易地检测到老化操作不正常。在该实施例中，尽管已经描述了这样的配置，其中虽然对偶数行字线WL进行了老化操作，但仍检测到对奇数行字线WL的负载施加，但是相反，也可以虽然对奇数行字线WL进行老化操作，但检测到对偶数行字线WL的负载施加。

(第四实施例)在上述配置中，当数据“0”被存储在多个存储器单元MC中时，可以存储数据“1”。此外，可以在多个存储器单元MC中预先存储预定数据图案。

图13是用于说明在根据第四实施例的存储器单元MC中存储数据“0”时如何在单元布局中施加负载的图。

参考图13，示出了四个相邻存储器单元MC的单元布局。该布置相对于X方向和Y方向是对称的。

这里，将描述在所有存储器单元MC中存储数据“0”的情况。在这种情况下，假设N沟道MOS晶体管NT1和P沟道MOS晶体管PT2在各个存储器单元MC中被导通。结果，节点Nd1被锁存在“L”电平，节点Nd2被锁存在“H”电平。

在该实施例中，对偶数行字线WL执行老化操作，并且不加载奇数行字线WL。

在这种情况下，通过老化操作加载38个区域。图14是用于说明当根据第四实施例以犬齿图案在存储器单元中存储数据“0”和数据“1”时如何在单元布局中施加负载的图。

参考图14，示出了四个相邻存储器单元MC的单元布局。该布置相对于X方向和Y方向是对称的。

这里，将描述数据“0”和数据“1”以犬齿图案被存储在存储器单元MC中的情况。在沿X方向和Y方向彼此相邻的存储器单元MC中存储的数据彼此不同。因此，在任何存储器单元列中，奇数行和偶数行的存储器单元MC的数据是相同的数据。

在这种情况下，假设N沟道MOS晶体管NT1和P沟道MOS晶体管PT2在存储数据“0”的存储器单元MC中被导通。结果，节点Nd1被锁存在“L”电平，节点Nd2被锁存在“H”电平。

假设N沟道MOS晶体管NT2和P沟道MOS晶体管PT1在存储数据“1”的存储器单元MC中被导通。结果，节点Nd2被锁存在“L”电平，节点Nd1被锁存在“H”电平。

在该实施例中，对偶数行字线WL执行老化操作，并且不加载奇数行字线WL。

在这种情况下，通过老化操作加载40个区域。由于相邻存储器单元MC中保持的数据彼此不同，因此可以对短路缺陷施加负载。

因此，通过将数据以犬齿图案存储，可以执行更可靠的检查。

(第五实施例)图15是示出传统老化操作中的直通电流的图。

参考图15，多个存储器单元MC的数据“0”和数据“1”在偶数行或奇数行中混合。

在这种情况下，将描述对偶数行的字线WL执行老化操作的情况。

在这种情况下，直通电流从存储数据“1”的存储器单元MC经由位线BT流到存储数据“0”的存储器单元MC。

另外，直通电流从存储数据“0”的存储器单元MC经由位线BB流到存储数据“1”的存储器单元MC。

因此，通过根据存储的数据执行老化操作，大的直通电流流过位线BT和BB。

在上述实施例中，存储在存储器单元MC中的所有数据都被存储为“0”或“1”或犬齿图案。

在这种情况下，由于位线BT和BB被设定为相同的电位节点，所以直通电流不流动。

另一方面，即使当存储器阵列的所有存储器单元MC以相同数据或犬齿图案存储时，当在写入数据中出现问题时也会出现上述问题。

在第五实施例中，将描述即使在出现直通电流时也可以抑制直通电流的方法。

图16是示出根据第五实施例的存储器阵列的配置的图。参考图16，存储器阵列包括以多个行和列布置的多个存储器单元MC。为每列提供用于存储器单元MC的电源单元。

作为示例，电源单元包括串联连接的两个P沟道MOS晶体管。

P沟道MOS晶体管P41和P51被设置在第一列中。P沟道MOS晶体管P52和P42被设置在第二列中。P沟道MOS晶体管P51和P52接收控制信号WTH的输入。P沟道MOS晶体管P41和P42接收控制信号TIEL的输入。

P沟道MOS晶体管P51和P52根据控制信号WTH的输入(“L”电平)导通。P沟道MOS晶体管P41和P42根据控制信号TIEL的输入(“L”电平)导通。

P沟道MOS晶体管P61被设置为用于测试的电源单元。

P沟道MOS晶体管P61与P沟道MOS晶体管P41和P42并联连接。P沟道MOS晶体管P61接收控制信号WTL。P沟道MOS晶体管P61的操作电流较小。

P沟道MOS晶体管P61根据控制信号WTL(L电平)导通。

老化控制电路包括保护电路70。保护电路70包括反相器61至65和AND电路63。

反相器61和反相器62串联连接并接收控制信号WBI的输入。

反相器61输出通过使控制信号WBI的输入信号反相而获得的控制信号WTL。当控制信号WBI被设定为“H”电平时，控制信号WTL被设定为“L”电平。

当控制信号WBI被设定为“H”电平时，控制信号WTH被设定为“H”电平。在这种情况下，P沟道MOS晶体管P51和P52被截止。另一方面，P沟道MOS晶体管61被导通。

因此，可以根据控制信号WBI的输入来切换测试电源单元和正常电源单元。

在正常操作和测试操作中，控制信号TIEL被设定为“L”电平。

AND电路63基于控制信号WBI和控制信号ADWN的AND逻辑运算结果来输出控制信号WBT。

反相器64和65连接到相应电源单元的电源节点。然后，输出与每个电源单元的电源节点的电位相对应的控制信号ADWN。

因此，电源节点的电位被初始地设定为“H”电平。另一方面，当电源节点的电位降低时，控制信号ADWN被设定为“L”电平。

因此，当直通电流出现时，电源节点的电位下降，使得电源节点输出控制信号ADWN(“L”电平)。在这种情况下，AND电路63输出“L”电平的控制信号WBT。

因此，即使执行一次老化操作，如果出现直通电流，则也根据控制信号ADWN(“L”电平)将控制信号WBT设定为“L”电平。结果，如上所述，控制信号PU被设定为“L”电平，从而可以停止老化操作。这同样适用于控制信号PUO和PUE。

此外，在本实施例中，在老化操作的情况下，由于根据控制信号WBI使用用于测试的电源单元，所以即使出现直通电流，也可以抑制大的直通电流流动。

在以上描述中，已经描述了在对存储器阵列的存储器单元MC的写入数据中发生缺陷的情况下的配置，但是本发明不特别限于此，并且还可应用于其中在将写入数据写入之前执行老化操作的情况。

尽管已经基于上述实施例具体描述了本公开，但是本公开不限于这些实施例，并且不用说，在不脱离其主旨的情况下可以进行各种修改。