阅读说明：本技术 半导体存储器装置、电子设备和读取信息的方法 (Semiconductor memory device, electronic apparatus, and method of reading information ) 是由 塚本雅则 于 2018-10-10 设计创作，主要内容包括：[问题]提供一种半导体存储器装置,该半导体存储器装置在形成存储器单元阵列时适当地操作,同时避免由在半导体基板的表面上形成的氧化物膜引起的电压降。[解决方案]该半导体存储器装置设置有：第一晶体管；电容器,包括在其间有绝缘体的对置的一对电容器电极,电容器电极中的一个电容器电极电连接到第一晶体管的栅极电极；第二晶体管,所述第二晶体管的源极或漏极中的一个电连接到第一晶体管的源极或漏极中的一个并且电连接到电容器电极中的另一个电容器电极；以及板线,电连接到第一晶体管的栅极电极并且电连接到电容器电极中的所述一个电容器电极。([ problem ] to provide a semiconductor memory device that operates appropriately when forming a memory cell array, while avoiding a voltage drop caused by an oxide film formed on the surface of a semiconductor substrate. [ solution ] the semiconductor memory device is provided with: a first transistor; a capacitor including a pair of opposing capacitor electrodes with an insulator therebetween, one of the capacitor electrodes being electrically connected to the gate electrode of the first transistor; a second transistor having one of a source or a drain electrically connected to one of a source or a drain of the first transistor and electrically connected to the other of the capacitor electrodes; and a plate line electrically connected to the gate electrode of the first transistor and electrically connected to the one of the capacitor electrodes.)

半导体存储器装置、电子设备和读取信息的方法

技术领域

本公开涉及半导体存储器装置、电子设备以及读取信息的方法。

背景技术

已知包括设置在单个基板上的nMOSFET(n型金属氧化物半导体场效应晶体管)和pMOSFET(p型MOSFET)的CMOS(互补MOS)电路是功耗小、能够执行高速操作且能够容易地小型化和高度集成的电路。

因此，CMOS电路被用于许多LSI(大规模集成)装置中。要注意的是，这样的LSI装置最近都已经商业化为SoC(片上系统)，SoC将模拟电路、存储器和逻辑电路整合在一个芯片中。

例如，对于安装在每个LSI装置上的存储器，使用静态RAM(静态随机存取存储器：SRAM)等。近年来，已经考虑使用动态RAM(DRAM)、磁性RAM(MRAM)或铁电RAM(FeRAM)代替SRAM，从而使得LSI装置的成本和功耗进一步降低。

这里，FeRAM是使用铁电体的剩余极化的取向来存储信息的半导体存储器装置。作为FeRAM的结构，例如，已经提出了使用场效应晶体管的1T(1晶体管)型结构作为存储器单元，该场效应晶体管使用铁电材料作为栅极绝缘膜。

这种具有1T型结构的FeRAM具有堆叠在半导体基板上的铁电膜和栅极电极，并通过栅极电极与半导体基板(或阱)之间或者栅极电极与源极/漏极之间的电场来控制铁电膜的剩余极化。然而，在具有1T型结构的FeRAM中，在半导体基板的表面上形成有氧化物膜，因此，由于由氧化物膜引起的电压降，有效地施加到铁电膜的电压降低。

因此，例如，已经提出了以下专利文献1中公开的技术，以允许避免由形成在半导体基板的表面上的氧化物膜引起的电压降。

具体地，专利文献1公开了使用金属-铁电体-金属-绝缘体-半导体(MFMIS)型场效应晶体管的铁电存储器元件。专利文献1中公开的铁电存储器元件向金属-铁电体-金属堆叠结构施加电压，从而使得可以避免由氧化物膜(绝缘体)引起的电压降。

引文列表

专利文献

专利文献1：日本未审查的专利申请公开No.H11-177038

发明内容

本发明要解决的问题

然而，在专利文献1中公开的铁电存储器元件中，仅检查了一个存储器单元的结构。因此，在将专利文献1中公开的铁电存储器元件布置成阵列以形成存储器单元阵列的情况下，存储在存储器单元中的信息可能受到向另一存储器单元写入信息或从另一存储器单元读取信息的影响。具体地，在通过向铁电存储器元件施加电压来写入信息的情况下，电压也被施加到另一铁电存储器元件，并且存储在另一铁电存储器元件中的信息被重写(也称为写入干扰)。

因此，需要一种能够在写入时避免由形成在半导体基板的表面上的氧化物膜引起的电压降并且即使在形成存储器单元阵列的情况下也能够适当地操作的半导体存储器装置。

解决问题的手段

根据本公开，提供了一种半导体存储器装置，该半导体存储器装置包括：第一晶体管；电容器，设置有隔着绝缘体对置的一对电容器电极，电容器电极中的一个电容器电极电耦接到第一晶体管的栅极电极；第二晶体管，第二晶体管的源极或漏极中的一个电耦接到第一晶体管的源极或漏极中的一个并且电耦接到电容器电极中的另一个电容器电极；和板线，电耦接到第一晶体管的栅极电极并且电耦接到电容器电极中的所述一个电容器电极。

此外，根据本公开，提供了一种包括半导体存储器装置的电子设备，该半导体存储器装置包括：第一晶体管；电容器，设置有隔着绝缘体对置的一对电容器电极，电容器电极中的一个电容器电极电耦接到第一晶体管的栅极电极；第二晶体管，第二晶体管的源极或漏极中的一个电耦接到第一晶体管的源极或漏极中的一个并且电耦接到电容器电极中的另一个电容器电极；以及板线，电耦接到第一晶体管的栅极电极并且电耦接到电容器电极中的所述一个电容器电极。

此外，根据本公开，提供了一种对半导体存储器装置执行的读取信息的方法，所述半导体存储器装置包括：第一晶体管；电容器，设置有隔着绝缘体对置的一对电容器电极，电容器电极中的一个电容器电极电耦接到第一晶体管的栅极电极；第二晶体管，所述第二晶体管的源极或漏极中的一个电耦接到第一晶体管的源极或漏极中的一个并且电耦接到电容器电极中的另一个电容器电极；板线，电耦接到第一晶体管的栅极电极并且电耦接到电容器电极中的所述一个电容器电极；字线，电耦接到第二晶体管的栅极电极；源极线，电耦接到第一晶体管的源极或漏极中的另一个；以及位线，电耦接到第二晶体管的源极或漏极中的另一个，该方法包括：通过使板线处于浮置状态，向字线施加大于或等于第二晶体管的阈值电压的电压，以及在位线和源极线之间施加预定电压，来读取存储在电容器中的信息。

根据本公开，作为读取晶体管的第一晶体管的栅极电极电耦接到存储信息的电容器的电极；因此，可以通过第二晶体管控制对第一晶体管和电容器的访问。另外，提供将第一晶体管的栅极电极电耦接到电容器的电极的板线使得施加在电容器的一对电极之间的电压被独立地控制。

发明效果

如上所述，根据本公开，可以提供能够在写入时避免由形成在半导体基板的表面上的氧化物膜引起的电压降并且即使在形成存储器单元阵列的情况下也能够适当地操作的半导体存储器装置。

注意，上述效果不一定是限制性的。伴随或代替上述效果，可以实现本说明书中描述的任何一种效果或可以从本说明书中理解的其它效果。

附图说明

图1是示出根据本公开的实施例的半导体存储器装置的模拟电路的电路图。

图2是根据实施例的半导体存储器装置的平面结构和截面结构的示意图。

图3是说明根据实施例的半导体存储器装置的制造方法的过程的平面图和截面图。

图4是说明根据实施例的半导体存储器装置的制造方法的过程的平面图和截面图。

图5是说明根据实施例的半导体存储器装置的制造方法的过程的平面图和截面图。

图6是说明根据实施例的半导体存储器装置的制造方法的过程的平面图和截面图。

图7是说明根据实施例的半导体存储器装置的制造方法的过程的平面图和截面图。

图8是说明根据实施例的半导体存储器装置的制造方法的过程的平面图和截面图。

图9是示出铁电膜的极化量与施加电压之间的磁滞曲线的示例的曲线图。

图10是示出施加到第一晶体管的栅极的电压与在源极和漏极之间流动的电流之间的关系的示例的曲线图。

图11A是根据本公开的实施例的电子设备的示例的外观图。

图11B是根据本公开的实施例的电子设备的另一示例的外观图。

图11C是根据本公开的实施例的电子设备的另一示例的外观图。

具体实施方式

下面参考附图详细描述本公开的优选实施例。要注意的是，在本描述和附图中，具有基本相同的功能构造的组件由相同的附图标记指示，因此省略了其冗余的描述。

在以下描述中参考的附图中，为了描述的方便，一些组成构件的尺寸可能被放大。因此，附图中所示的组成构件的相对尺寸可能不一定准确地表达实际组成构件之间的大小关系。另外，在以下的描述中，可以将基板或层堆叠的方向称为向上方向。

此外，要注意的是，按照以下顺序给出描述。

1.概述

2.构造示例

3.制造方法

4.操作示例

5.应用示例

[1.概述]

首先，参考图1，将描述根据本公开的实施例的半导体存储器装置的概述。图1是示出根据本实施例的半导体存储器装置的模拟电路的电路图。要注意的是，在图1中，“栅极”表示场效应晶体管的栅极电极，“漏极”表示场效应晶体管的漏极电极或漏极区域，并且“源极”表示场效应晶体管的源极电极或源极区域。

如图1中所示，半导体存储器装置1包括存储信息的电容器30、在读取存储在电容器30中的信息时使用的第一晶体管10以及控制电容器30的选择或非选择的第二晶体管20。例如，在图1中，通过用虚线围绕的构造来构造以0或1存储1位信息的单个存储器单元。

电容器30是铁电电容器，其包括隔着铁电体对置的一对电极。电容器30可以使用铁电体的剩余极化的取向来存储信息，该铁电体的剩余极化的取向由施加到一对电极的电场的方向来控制。电容器30的一对电极中的一个电极电耦接到板线PL和第一晶体管10的栅极。电容器30的一对电极中的另一个电极电耦接到：第一晶体管10的源极或漏极中的一个；和第二晶体管20的源极或漏极中的一个。

类似地，另一存储器单元的电容器的一对电极中的一个电极和第一晶体管10的栅极电耦接到板线PL。因此，半导体存储器装置1包括其中布置了多个存储1位信息的存储器单元的存储器单元阵列。

第一晶体管10是在读取电容器30中存储的信息时使用的场效应晶体管。第一晶体管10的源极或漏极中的一个电耦接到第二晶体管20的源极或漏极中的一个，并且第一晶体管10的源极和漏极中的另一个电耦接到源极线。此外，第一晶体管10的栅极电耦接到电容器30的一对电极中的一个电极。

在第一晶体管10中，控制沟道的阈值电压的大小根据电耦接到栅极的电容器30的铁电体的剩余极化的取向而变化。因此，通过在向第一晶体管10的栅极施加电压时检测流过第一晶体管10的沟道的电流的大小，可以检测电容器30的铁电体的剩余极化的取向。

第二晶体管20是控制电容器30的选择和非选择的场效应晶体管。第二晶体管20的源极或漏极中的一个电耦接到电容器30的一对电极中的另一个电极，并且第二晶体管20的源极和漏极中的另一个电耦接到位线BL。第二晶体管20的栅极电耦接到字线WL，并且第二晶体管20的沟道状态由从字线WL施加的电压控制。

在这样的半导体存储器装置1中，在将信息写入电容器30的情况下，首先通过向字线WL施加电压将第二晶体管20的沟道改变为导通状态。此后，通过在板线PL和位线BL之间施加预定的电位差，将电场施加到设置在电容器30的一对电极之间的铁电体。结果，半导体存储器装置1能够通过外部电场控制电容器30的铁电体的剩余极化的取向，从而能够将信息写入到电容器30中。

相比之下，在从半导体存储器装置1中的电容器30读取信息的情况下，首先通过向字线WL施加电压来将第二晶体管20的沟道改变为导通状态。此后，在使板线PL处于浮置状态的同时，将相对低的电压施加到位线BL，并且将电压施加到第一晶体管10的栅极。这时，在第一晶体管10中，由于沟道改变为导通状态的阈值电压根据电容器30的铁电体的剩余极化的取向而变化，因此在源极和漏极之间流动的电流的大小(或存在或不存在)变化。因此，半导体存储器装置1能够通过测量在第一晶体管10的源极和漏极之间流动的电流来读取存储在电容器30中的信息。

这允许半导体存储器装置1作为使电容器30存储信息的FeRAM(铁电随机存取存储器)来操作。

可替代地，提出了1T1C(1晶体管-1电容器)结构和1T(1晶体管)结构作为以铁电体的剩余极化存储信息的FeRAM的结构。

1T1C结构的FeRAM包括一个场效应晶体管和一个铁电电容器，并且使用其中由场效应晶体管控制选择或非选择的铁电电容器中的剩余极化的取向来存储信息。

然而，在1T1C结构的FeRAM中，需要大容量的铁电电容器，以在读取存储的信息时获得足以由感测放大器检测到的信号量。因此，在1T1C结构的FeRAM中的铁电电容器的尺寸增大，并且存储器单元占据的面积增大。另外，在1T1C结构的FeRAM中，将预定信息(0或1)写入铁电电容器，从而从铁电电容器读取(即，破坏性地读取)信息；因此，必须在读取之后将信息重写到铁电电容器。

1T结构的FeRAM包括使用铁电膜作为栅极绝缘膜的铁电FET(场效应晶体管)，并且使用栅极绝缘膜的剩余极化的取向来存储信息。

然而，在1T型结构的FeRAM中，由于在形成铁电FET的半导体基板的表面上形成有氧化物膜，因此在栅极与半导体基板(或阱)或者栅极与源极/漏极之间施加的电场的仅一些电场施加到栅极绝缘膜。因此，在1T型结构的FeRAM中，当将信息写入存储器单元时，施加到铁电FET的栅极的电压增大。此外，1T型结构的FeRAM具有以阵列布置的多个铁电FET。因此，为了防止存储在非选择的铁电FET中的信息被重写(写入干扰)，有必要采取诸如提供控制铁电FET的选择或非选择的场效应晶体管之类的措施。

在根据本实施例的半导体存储器装置1中，信息存储在包括金属-铁电体-金属的电容器30中，并且电容器30的选择或非选择由第二晶体管20来控制。根据这种构造，由于在电容器30的一对电极之间不存在氧化物膜，因此半导体存储器装置1能够直接向铁电体施加电场；因此，可以避免发生由氧化物膜引起的电压降，并且可以抑制写入电压的上升。

另外，半导体存储器装置1设置有控制电容器30的选择和非选择的第二晶体管20；因此，可以由第二晶体管20控制对电容器30的电压施加的存在或不存在。因此，半导体存储器装置1能够防止未选择的存储器单元中存储的信息在将信息写入到选择的存储器单元期间被重写。另外，半导体存储器装置1在写入信息时能够仅向选择的存储器单元的电容器30施加电压；因此，可以抑制电容器30的铁电体的劣化。

此外，半导体存储器装置1能够根据电容器30的铁电体的剩余极化的取向来变化第一晶体管10的阈值电压。据此，当读取信息时，半导体存储器装置1能够放大和检测电容器30的铁电体的剩余极化，作为在第一晶体管10的源极和漏极之间流动的电流量。即，半导体存储器装置1可以作为增益单元来操作。根据这种构造，因为即使在电容器30的极化量小的情况下也可以增大检测信号的余量，所以半导体存储器装置1能够更稳定地操作。

[2.构造示例]

接下来，参考图2，将描述根据本实施例的半导体存储器装置1的具体构造。图2是根据本实施例的半导体存储器装置1的平面结构和截面结构的示意图。

在图2的平面图中，在半导体基板100的整个表面之上形成的层被省略并且被示出为平面透射图，以阐明组件的放置。图2的截面图分别示出了分别沿着线A-A、线B-B和线C-C中的对应一个截取的平面图的截面。

在以下描述中，“第一导电类型”表示“p型”或“n型”中的一个，并且“第二导电类型”表示“p型”和“n型”中的不同于“第一导电类型”的另一个。

如图2中所示，半导体存储器装置设置在半导体基板100上。半导体存储器装置1构造能够通过在半导体基板100上放置成矩阵的大量存储器单元来存储大量信息的存储器装置，每个存储器单元存储1位信息。在图2中，由虚线围绕的区域单元对应于一个存储器单元。

第一晶体管10包括设置在半导体基板100上的栅极绝缘膜140、设置在栅极绝缘膜140上的栅极电极131以及设置在半导体基板100上的源极或漏极区域151和153。栅极电极131通过跨存储器单元设置而用作板线PL，并且电耦接到设置在栅极电极131上的第一电容器电极111。源极或漏极区域151经由接触件211电耦接到第一布线层311(源极线SL)。源极或漏极区域153还用作第二晶体管20的源极或漏极区域，并且经由接触件213和第一布线层313电耦接到第二电容器电极115。

第二晶体管20包括设置在半导体基板100上的栅极绝缘膜140、设置在栅极绝缘膜140上的栅极电极133以及设置在半导体基板100上的源极或漏极区域153和155。栅极电极133通过跨存储器单元设置而用作字线WL。源极或漏极区域153还用作第一晶体管10的源极或漏极区域，并且经由接触件213和第一布线层313电耦接到第二电容器电极115。源极或漏极区域155经由接触件215电耦接到第二布线层510(位线BL)。

电容器30包括沿着平坦化膜200的开口的内部设置的第一电容器电极111、沿着该开口设置在第一电容器电极111上的铁电膜113以及设置为填充开口的第二电容器电极115。第一电容器电极111电耦接到第一晶体管10的栅极电极131。第二电容器电极115经由接触件213和第一布线层313电耦接到源极或漏极区域153。要注意的是，电容器30可以如图2中所示以沟槽型结构设置，或者也可以以诸如平行板型结构或堆叠型结构之类的其它结构设置。

在下文中，将更详细地描述半导体存储器装置1的每种构造。

半导体基板100是包括半导体材料并且其中形成有第一晶体管10和第二晶体管20的基板。半导体基板100可以是硅基板，并且可以是其中诸如SiO₂之类的绝缘膜夹在硅基板之间的SOI(绝缘体上硅)基板。可替代地，半导体基板100可以是包括诸如锗之类的其它元素半导体的基板，或者可以是包括诸如砷化镓(GaAs)、氮化镓(GaN)或碳化硅(SiC)之类的化合物半导体的基板。

元件分离层105包括绝缘材料并且将设置在半导体基板100上的存储器单元彼此电分离。元件分离层105可以例如设置为在半导体基板100的第一方向(即，当面对图2时在横向方向上，下文中相同)上以彼此分离的平行带状区域延伸。例如，元件分离层105可以包括诸如氧化硅(SiO_x)、氮化硅(SiN_x)或氮氧化硅(SiON)之类的绝缘氮氧化物。

例如，可以通过使用STI(浅沟槽隔离)方法，通过蚀刻等去除预定区域的半导体基板100的一部分，此后用氧化硅(SiO_x)埋入通过蚀刻等形成的开口，来形成元件分离层105。此外，可以使用LOCOS(硅的局部氧化)方法，通过热氧化半导体基板100的预定区域来形成元件分离层105。

通过元件分离层105彼此分离的平行带状区域用作其中形成第一晶体管10和第二晶体管20的元件区域。例如，可以将第一导电类型的杂质(例如，诸如硼(B)或铝(Al)之类的p型杂质)引入到元件区域的半导体基板100中。

栅极绝缘膜140包括绝缘材料并且设置在半导体基板100上。要注意的是，栅极绝缘膜140设置在被元件分离层105分离的元件区域的半导体基板100上。因此，半导体存储器装置1能够防止意外区域用作晶体管。栅极绝缘膜140可以包括已知为场效应晶体管的栅极绝缘膜的绝缘材料。例如，栅极绝缘膜140可以包括诸如氧化硅(SiO_x)、氮化硅(SiN_x)或氮氧化硅(SiON)之类的绝缘氮氧化物。

栅极电极131和133均包括导电材料并且均设置在栅极绝缘膜140上。具体地，栅极电极131和133均在与元件分离层105延伸的第一方向垂直的第二方向上延伸，并且在第一方向上以预定间隔设置。栅极电极131和133均延伸超过元件分离层105，并且均设置在多个元件区域之上。栅极电极131用作电耦接每个存储器单元的第一晶体管10的每个栅极电极131的板线PL，并且栅极电极133用作电耦接每个存储器单元的第二晶体管20的每个栅极电极133的字线WL。即，栅极电极131和133仅用作元件分离层105上的布线。

例如，栅极电极131和133可以包括多晶硅等，或者可以包括金属、合金、金属化合物或者高熔点金属(诸如Ni)与多晶硅的合金(称为硅化物)。具体地，栅极电极131和133可以具有金属层和多晶硅层的堆叠结构。例如，栅极电极131和133可以具有设置在栅极绝缘膜140上的多晶硅层以及包括TiN或TaN的金属层的堆叠结构。根据这种堆叠结构，与栅极电极131和133仅包括多晶硅层的情况相比，可以减小栅极电极131和133的布线电阻。

源极或漏极区域151、153和155是形成在半导体基板100中的第二导电类型的区域。源极或漏极区域151、153和155均设置在半导体基板100中以插入栅极电极131和133。具体地，源极或漏极区域153设置在栅极电极131和133之间，源极或漏极区域151设置在源极或漏极区域153的相对侧，其中栅极电极131插入在其间，并且源极或漏极区域155设置在源极或漏极区域153的相对侧，并且栅极电极133插入在其间。要注意的是，源极或漏极区域151经由接触件211电耦接到用作源极线SL的第一布线层311。源极或漏极区域153经由接触件213和第一布线层313电耦接到第二电容器电极115。源极或漏极区域155经由接触件215电耦接到用作位线BL的第二布线层510。

例如，可以通过将第二导电类型的杂质(例如，诸如磷(P)或砷(As)之类的n型杂质)引入到被元件分离层105分离的元件区域的半导体基板100中来形成源极或漏极区域151、153和155。此外，在源极或漏极区域151、153和155与栅极电极131和133之间的半导体基板100中，可以形成LDD(轻掺杂漏极)区域，该LDD区域具有与源极或漏极区域151、153和155相同的导电类型，并且该导电类型的杂质的浓度低于源极或漏极区域151、153和155的该导电类型的杂质的浓度。

要注意的是，栅极电极131和133插入在其间的源极或漏极区域151、153和155中的任何一个可以用作源极区域，并且它们中的任何一个可以用作漏极区域。可以取决于导电类型的杂质的极性或要耦接的布线任意地改变它们。

侧壁绝缘膜135包括绝缘材料并且设置为在栅极电极131和133的每个侧表面上的侧壁。具体地，可以通过均匀地在包括栅极电极131和133的区域上形成绝缘膜，然后对绝缘膜执行垂直各向异性蚀刻，来形成侧壁绝缘膜135。例如，侧壁绝缘膜135可以通过诸如氧化硅(SiO_x)、氮化硅(SiN_x)或氮氧化硅(SiON)之类的绝缘氮氧化物以单层或多层形成。

当第二导电类型的杂质被引入到半导体基板100中时，侧壁绝缘膜135通过屏蔽第二导电类型的杂质以自对准的方式来控制栅极电极131和133与源极或漏极区域151、153和155之间的位置关系。通过使用侧壁绝缘膜135，可以以分步的方式将杂质引入到半导体基板100中。因此，变得可以在源极或漏极区域151、153和155与栅极电极131和133之间以自对准的方式形成LDD区域。

导电层132和134分别设置在栅极电极131和133上，并且用作分别电耦接栅极电极131和133的布线。具体地，导电层132设置在栅极电极131的上表面上并且用作板线PL。导电层134设置在栅极电极133的上表面上并且用作字线WL。例如，导电层132和134可以均包括具有低电阻的金属或金属化合物。

接触区域151S、153S和155S分别设置在源极或漏极区域151、153和153的半导体基板100的表面上，并且分别减小源极或漏极区域151、153和153与接触件211、213和215之间的接触电阻。具体地，接触区域151S、153S和155S可以均包括硅与诸如Ni之类的具有高熔点的金属的合金(所谓的硅化物)。

平坦化膜200包括绝缘材料，埋入第一晶体管10和第二晶体管20，并且设置在半导体基板100的整个表面之上。平坦化膜200设置有用于暴露元件区域上的导电层132的开口，并且具有沟槽型结构的电容器30设置在开口的内部。例如，平坦化膜200可以包括诸如氧化硅(SiO_x)、氮化硅(SiN_x)或氮氧化硅(SiON)之类的绝缘氮氧化物。

尽管未在图2中示出，但是可以在半导体基板100的整个表面、侧壁绝缘膜135以及导电层132和134之上设置包括绝缘材料的衬里层。在形成接触件211、213和215的过程中，衬里层提供衬里层和平坦化膜200之间的高蚀刻选择性，从而防止半导体基板100被蚀刻。例如，衬里层可以包括诸如氧化硅(SiO_x)、氮化硅(SiN_x)或氮氧化硅(SiON)之类的绝缘氮氧化物。具体地，在平坦化膜200是氧化硅(SiO_x)的情况下，衬里层可以包括氮化硅(SiN_x)。

衬里层还可以形成为对栅极绝缘膜140下方的半导体基板100施加压缩应力或拉伸应力的层。在这种情况下，衬里层能够通过应力影响改善半导体基板100中形成的沟道的载流子迁移率。

第一电容器电极111包括导电材料并且沿着形成在平坦化膜200中的开口的内部设置。形成在平坦化膜200中的开口被设置为暴露元件区域上的导电层132，并且第一电容器电极111设置在由开口暴露的导电层132上，以电耦接到第一晶体管10的栅极电极131。因此，电容器30设置用于彼此分离的各个第一晶体管10。

例如，第一电容器电极111可以包括诸如钛(Ti)或钨(W)之类的具有低电阻的金属，或者诸如氮化钛(TiN)或氮化钽(TaN)之类的金属化合物。第一电容器电极111可以包括钌(Ru)、氧化钌(RuO₂)等。第一电容器电极111可以使用ALD(原子层沉积)、CVD(化学气相沉积)、IMP(电离金属等离子体)等通过溅射形成。

铁电膜113包括铁电材料，并且沿着形成在平坦化膜200中的开口的内部设置在第一电容器电极111上。铁电膜113包括自发极化并且能够通过外部电场控制剩余极化的取向的铁电材料。例如，铁电膜113可以包括诸如锆钛酸铅(Pb(Zr,Ti)O₃:PZT)或钽酸锶铋(SrBi₂Ta₂O₉:SBT)之类的具有钙钛矿结构的铁电材料。此外，铁电膜113可以是其中通过热处理等更改包括诸如HfO_x、ZrO_x或HfZrO_x之类的高介电材料的膜的铁电膜，或者可以是其中通过引入诸如镧(La)、硅(Si)或钆(Gd)之类的原子来更改包括上述高介电材料的膜的铁电膜。另外，铁电膜113可以形成为单层或多层。例如，铁电膜113可以是包括诸如HfO_x之类的铁电材料的单层膜。可以使用ALD(原子层沉积)、CVD(化学气相沉积)等来形成铁电膜113。

第二电容器电极115包括导电材料并且设置在铁电膜113上以填充形成在平坦化膜200中的开口。例如，第二电容器电极115可以包括诸如钛(Ti)或钨(W)之类的具有低电阻的金属，或者诸如氮化钛(TiN)或氮化钽(TaN)之类的金属化合物。第二电容器电极115可以包括钌(Ru)、氧化钌(RuO₂)等。可以使用ALD(原子层沉积)、CVD(化学气相沉积)等形成第二电容器电极115。

电容器30由被第一电容器电极111和第二电容器电极115夹着的上述铁电膜113构造。这允许半导体存储器装置1通过电容器30的铁电膜113的极化取向来存储信息。

这里，铁电膜113不是设置在容易在其上形成氧化物膜的包括硅等的半导体基板100上，而是设置在第一电容器电极111上。因此，半导体存储器装置1能够防止在第一电容器电极111与第二电容器电极115之间插入除铁电膜113以外的氧化物膜等。因此，当在第一电容器电极111与第二电容器电极115之间施加电压时，半导体存储器装置1能够防止发生由氧化物膜引起的电压降，因此能够抑制写入电压的上升。

接触件211、213和215均包括导电材料，并且均贯穿平坦化膜200设置。具体地，接触件211设置在源极或漏极区域151上，并且将第一晶体管10的源极和漏极中的另一个电耦接到第一布线层311(源极线SL)。接触件213设置在源极或漏极区域153上，并且经由第一布线层313将第二电容器电极115电耦接到第一晶体管10的源极或漏极中的一个和第二晶体管20的源极或漏极中的一个。接触件215设置在源极或漏极区域155上，并且将第二晶体管20的源极和漏极中的另一个电耦接到第二布线层510(位线BL)。

例如，接触件211、213和215可以包括诸如钛(Ti)或钨(W)之类的具有低电阻的金属，或者诸如氮化钛(TiN)或氮化钽(TaN)之类的金属化合物。接触件211、213和215可以由单层或多层的堆叠形成。例如，接触件211、213和215可以由Ti或TiN和W的堆叠形成。

第一层间绝缘膜300埋入第一布线层311、313和315，并且在平坦化膜200上设置在半导体基板100的整个表面之上。例如，第一层间绝缘膜300可以包括诸如氧化硅(SiO_x)、氮化硅(SiN_x)或氮氧化硅(SiON)之类的绝缘氮氧化物。

第一布线层311、313和315均包括导电材料并且设置在平坦化膜200上。具体地，第一布线层311设置在接触件211上作为在与布置第一晶体管10和第二晶体管20的第一方向垂直的第二方向上延伸的布线。第一布线层311通过经由接触件211电耦接到第一晶体管10的源极或漏极区域中的另一个而用作源极线SL。第一布线层313设置在接触件213和第二电容器电极115上作为电耦接接触件213和第二电容器电极115的布线。第一布线层315设置在接触件215上，作为电耦接用作下层的接触件215和用作上层的通孔410的通孔。第一布线层311、313和315可以均包括诸如铜(Cu)或铝(Al)之类的金属材料，并且可以均具有Cu的镶嵌结构或双镶嵌结构。

第二层间绝缘膜400埋入通孔410，并且在第一层间绝缘膜300上设置在半导体基板100的整个表面之上。例如，第二层间绝缘膜400可以包括诸如氧化硅(SiO_x)、氮化硅(SiN_x)或氮氧化硅(SiON)之类的绝缘氮氧化物。

通孔410包括导电材料并且设置为贯穿第二层间绝缘膜400。具体地，通孔410设置在第一布线层315上作为用于电耦接用作下层的第一布线层315和用作上层的第二布线层510的通孔。通孔410可以包括例如诸如钛(Ti)或钨(W)之类的具有低电阻的金属，或者诸如氮化钛(TiN)或氮化钽(TaN)之类的金属化合物。通孔410可以由单层或多层的堆叠形成，例如，Ti或TiN和W的堆叠。

第三层间绝缘膜500埋入第二布线层510并在第二层间绝缘膜400上设置在半导体基板100的整个表面之上。例如，第三层间绝缘膜500可以包括诸如氧化硅(SiO_x)、氮化硅(SiN_x)或氮氧化硅(SiON)之类的绝缘氮氧化物。

第二布线层510包括导电材料，并且设置在通孔410上作为在布置第一晶体管10和第二晶体管20的第一方向上延伸的布线。第二布线层510通过经由通孔410、第一布线层315和接触件215电耦接到第二晶体管20的源极或漏极区域中的另一个而用作位线BL。第二布线层510可以包括诸如铜(Cu)或铝(Al)之类的金属材料，并且例如可以具有Cu的镶嵌结构或双镶嵌结构。

根据上述结构，因为可以对夹在第一电容器电极111和第二电容器电极115之间而不插入氧化物膜的铁电膜113施加电场，所以半导体存储器装置1能够避免发生由氧化物膜引起的电压降。

另外，根据上述结构，半导体存储器装置1能够通过控制电容器30的选择和非选择的第二晶体管20来控制向电容器30的电压施加。另外，半导体存储器装置1能够充当将铁电膜113的剩余极化的取向转换为在第一晶体管10的源极和漏极之间流动的电流量的增益单元。因此，即使在铁电膜113的极化量小的情况下，半导体存储器装置1也能够获得放大程度更大的检测信号，这使得可以更稳定地操作。

[3.制造方法]

接下来，参考图3至图8，将描述根据本实施例的半导体存储器装置1的制造方法。图3至图8分别是用于说明半导体存储器装置1的制造方法的各过程的平面图和截面图。

在图3至图8中，类似于图2，省略了在半导体基板100的整个表面之上形成的层的描述。此外，这些截面图分别示出了分别沿着AA线、BB线和CC线中的对应一个截取的平面图的截面。

首先，如图3中所示，通过在半导体基板100上形成元件分离层105，形成要设置第一晶体管10和第二晶体管20的元件区域。

具体地，通过干法氧化等在包括Si的半导体基板100上形成SiO₂膜，并且通过低压CVD(化学气相沉积)等进一步形成Si₃N₄膜。随后，在Si₃N₄膜之上形成图案化的抗蚀剂层以保护元件区域，并且将SiO₂膜、Si₃N₄膜和半导体基板100蚀刻350nm至400nm的深度。接下来，将SiO₂形成为具有650nm至700nm的厚度的膜，并且通过埋入通过蚀刻形成的开口来形成元件分离层105。为了将SiO₂形成为膜，例如，可以使用高密度等离子体CVD，这使得可以形成具有令人满意的台阶覆盖性的致密的SiO₂膜。

随后，通过使用CMP(化学机械抛光)等去除过量形成的SiO₂膜，使半导体基板100的表面平坦化。执行例如通过CMP的SiO₂膜的去除，直到暴露Si₃N₄膜为止。

此外，使用热磷酸等去除Si₃N₄膜。要注意的是，还可以在去除Si₃N₄膜之前在N₂、O₂或H₂/O₂环境中对半导体基板100进行退火，以使元件分离层105的SiO₂膜成为更致密的膜，或使元件区域的角部圆滑。接下来，在将半导体基板100的元件区域的表面氧化至约10nm的厚度以形成氧化物膜100A之后，通过第一导电类型的杂质(例如，硼(B))的离子注入将元件区域的半导体基板100转换为具有第一导电类型的阱区域。

接下来，如图4中所示，在形成栅极绝缘膜140的膜之后，在栅极绝缘膜140上形成栅极电极131和133。此后，在栅极电极131和133的两侧的每侧上形成侧壁绝缘膜135，并且在半导体基板100上形成源极或漏极区域151、153和155。

具体地，首先，用氢氟酸溶液等剥离覆盖半导体基板100的表面的氧化物膜100A。此后，通过使用O₂在700℃的干法氧化或RTA(快速热退火)处理，在半导体基板100上形成包括SiO₂的栅极绝缘膜140以具有1.5nm至10nm的厚度。作为用于干法氧化的气体，除了O₂之外，还可以使用H₂/O₂、N₂O或NO混合气体。此外，在形成栅极绝缘膜140时，还可以使用等离子体氮化来用氮掺杂SiO₂膜。

接下来，使用SiH₄气体作为原料气体通过低压CVD在580℃至620℃的成膜温度处将多晶硅形成为厚度为50nm至150nm的膜。此后，通过使用图案化的抗蚀剂作为掩模对形成为膜的多晶硅执行各向异性蚀刻，以形成栅极电极131和133。对于各向异性蚀刻，例如，可以使用HBr或Cl基气体。例如，在45nm节点中，可以通过将栅极宽度设定为约40nm至50nm来形成栅极电极131和133。

随后，将作为第二导电类型的杂质的砷(As)以5×10¹³个/cm²至20×10¹³个/cm²的浓度、以5keV至20keV离子注入到栅极电极131和133的两侧，从而形成LDD区域。由于可以通过形成LDD区域来抑制短沟道效应，因此可以抑制第一晶体管10和第二晶体管20的特性的变化。要注意的是，还可以使用磷(P)作为第二导电类型的杂质。

接下来，在通过等离子体CVD将SiO₂形成为厚度为10nm至30nm的膜之后，通过等离子体CVD将Si₃N₄形成为厚度为30nm至50nm的膜，以形成用于侧壁的绝缘膜。此后，各向异性地蚀刻用于侧壁的绝缘膜，以在栅极电极131和133的两侧的每侧上形成侧壁绝缘膜135。

随后，以1×10¹⁵个/cm²至2×10¹⁵个/cm²的浓度、以20keV至50keV离子注入作为第二导电类型的杂质的砷(As)，并且在栅极电极131和133的两侧以及栅极电极131和133引入第二导电类型的杂质。结果，在栅极电极131和133的两侧的半导体基板100上形成源极或漏极区域151、153和155。此外，在1000℃执行RTA(快速热退火)5秒钟以激活离子注入的杂质。因此，形成第一晶体管10和第二晶体管20。要注意的是，为了允许加速引入的杂质的激活并且抑制杂质的扩散，还可以通过尖峰RTA来激活杂质。

接下来，如图5中所示，在栅极电极131和133以及源极或漏极区域151、153和155上形成导电层132和134以及接触区域151S、153S和155S。此后，在半导体基板100的整个表面之上形成平坦化膜200，并且然后形成接触件211、213和215。

具体地，通过溅射等在半导体基板100的整个表面之上将Ni形成为具有6nm至8nm的厚度的膜，此后，在300℃至450℃执行RTA达10秒至60秒，从而使Si上的Ni硅化(NiSi)。由于SiO₂上的Ni保持未反应，因此使用H₂SO₄/H₂O₂去除未反应的Ni形成导电层132和134以及接触区域151S、153S和155S，导电层132和134以及接触区域151S、153S和155S各自包括在栅极电极131和133以及源极或漏极区域151、153和155上的具有低电阻的NiSi。要注意的是，通过将Co或NiPt代替Ni形成膜，可以通过CoSi₂或NiSi形成导电层132和134以及接触区域151S、153S和155S。可以适当地设定在将Co或NiPt形成膜的情况下执行RTA的温度。

随后，尽管未示出，但是在半导体基板100的整个表面之上在半导体基板100上形成包括SiN的衬里层。具体地，通过等离子体CVD将SiN形成为具有10nm至50nm的厚度的膜，以形成衬里层。要注意的是，衬里层还可以形成为施加压缩应力或拉伸应力的层。通过形成衬里层，可以在平坦化膜200和衬里层之间的蚀刻选择性变高的条件下蚀刻平坦化膜200，这使得能够以更高的可控制性执行蚀刻。

此后，通过CVD等在半导体基板100上将SiO₂形成为厚度为100nm至500nm的膜，然后通过CMP方法执行平坦化以形成平坦化膜200。然后蚀刻平坦化膜200，以在平坦化膜200中形成开口以暴露接触区域151S、153S和155S。随后，通过CVD等在平坦化膜200的开口上将Ti和TiN形成为膜，并且进一步将W形成为膜，然后通过CMP平坦化以在接触区域151S、153S和155S上形成接触件211、213和215。要注意的是，可以使用IMP(电离金属等离子体)等通过溅射将Ti和TiN形成为膜。另外，可以通过全表面回蚀代替CMP方法来执行平坦化。

接下来，如图6中所示，形成穿透平坦化膜200并暴露第一晶体管10的导电层132的开口，以在该开口的内部形成电容器30。

具体地，通过光刻图案化的抗蚀剂掩模的各向异性蚀刻在第一晶体管10的栅极电极131上形成开口来暴露导电层132。开口的平面形状可以例如与接触件211、213和215中的每一个的平面形状相同，或者可以不同。对于各向异性蚀刻，例如，可以使用基于碳氟化合物的气体。

接下来，通过ALD、CVD或IMP使用溅射，沿着在平坦化膜200中形成的开口的内部形状，在导电层132上将TiN形成为具有5nm至20nm的厚度的膜。要注意的是，代替TiN，可以使用TaN、Ru、RuO₂等作为用于形成第一电容器电极111的材料。此后，通过对已经形成的TiN膜执行各向异性蚀刻，在开口的内部进行凹陷，以形成第一电容器电极111。具体地，在已经形成的TiN膜上施加抗蚀剂之后，在TiN和抗蚀剂的蚀刻速率大约相同的条件下执行蚀刻，从而在将TiN留在开口的底部的同时形成凹陷。要注意的是，凹陷的深度可以在任何深度处调节。

随后，在第一电容器电极111上沿着平坦化膜200中形成的开口的内部形状，通过CVD或ALD将作为高介电材料的氧化铪(HfO_x)形成为厚度为3nm至10nm的膜，从而形成铁电膜113。要注意的是，通过在后续阶段执行退火处理来将作为高介电材料(HfO_x)的氧化铪转换为铁电材料。

要注意的是，代替氧化铪，还可以使用诸如氧化锆(ZrO_x)或氧化铪锆(HfZrO_x)之类的高介电材料。此外，还可以通过掺杂镧(La)、硅(Si)、钆(Gd)等将这种高介电材料转换为铁电材料。更进一步，还可以使用诸如锆钛酸铅(PZT)或钽酸锶铋(SBT)之类的基于钙钛矿的铁电材料作为铁电膜113。

此后，通过CVD、ALD、溅射等在铁电膜113上将TiN形成为厚度为5nm至20nm的膜，以填充形成在平坦化膜200中的开口，从而形成第二电容器电极115。要注意的是，作为用于形成第二电容器电极115的材料，还可以使用TaN、Ru或RuO₂。随后，执行结晶退火以将包括在铁电膜113中的HfO_x(当前为高介电材料)转换为铁电材料。要注意的是，将HfO_x转化为铁电材料的结晶退火可以在该过程中执行，或者可以在随后的CMP之后执行。结晶退火可以例如在400℃至600℃的范围内执行约10秒至3分钟。此后，通过执行CMP或全表面回蚀，去除过量形成在平坦化膜200上的铁电膜113和第二电容器电极115。

接下来，如图7中所示，在半导体基板100的整个表面之上形成第一层间绝缘膜300之后，形成第一布线层311、313和315。

具体地，通过CVD等在平坦化膜200的整个表面上将SiO₂形成为厚度为100nm至500nm的膜，然后通过CMP方法执行平坦化以形成第一层间绝缘膜300。随后，对第一层间绝缘膜300进行蚀刻以形成用于与接触件211、213和215建立电连接的开口，然后使用Cu等作为布线材料，使用镶嵌结构或双镶嵌结构来形成第一布线层311、313和315。要注意的是，第一布线层311、313和315可以包括Al等。

第一布线层311通过在接触件211上在与布置第一晶体管10和第二晶体管20的第一方向垂直的第二方向上延伸而用作源极线SL。此外，第一布线层313将第二电容器电极115电耦接到接触件213。第一布线层315将通孔410电耦接到接触件215。

接下来，如图8中所示，在半导体基板100的整个表面之上在第一层间绝缘膜300上形成第二层间绝缘膜400，然后形成通孔410。此后，在半导体基板100的整个表面之上在第二层间绝缘膜400上形成第三层间绝缘膜500，然后形成第二布线层510。

具体地，通过CVD等在第一层间绝缘膜300的整个表面上将SiO₂形成为具有100nm至500nm的厚度的膜，然后通过CMP方法执行平坦化以形成第二层间绝缘膜400。随后，蚀刻第二层间绝缘膜400以形成用于建立与第一布线层315的电连接的开口。接下来，对于形成的开口，通过CVD等将TiN形成为膜，将W进一步形成为膜，并且此后，通过CMP执行平坦化，从而形成通孔410。要注意的是，可以使用IMP等通过溅射方法将TiN形成为膜。另外，可以使用全表面回蚀代替CMP来执行平坦化。

接下来，通过CVD等在第二层间绝缘膜400的整个表面之上将SiO₂形成为具有100nm至500nm的厚度的膜，然后通过CMP方法执行平坦化以形成第三层间绝缘膜500。接下来，蚀刻第三层间绝缘膜500以形成用于与通孔410接触的开口，然后通过使用镶嵌结构或双镶嵌结构形成包括Cu等作为布线材料的第二布线层510。要注意的是，第二布线层510可以包括Al等。要注意的是，第二布线层510通过在布置第一晶体管10和第二晶体管20的第一方向上在通孔410上延伸而用作位线BL。

通过以上过程，可以形成根据本实施例的半导体存储器装置1。

[4.操作示例]

随后，将参考图9和图10描述上述半导体存储器装置1的写入操作和读取操作。图9是示出铁电膜113的极化量与施加电压之间的磁滞曲线的示例的曲线图。图10是示出施加到第一晶体管10的栅极的电压与在源极和漏极之间流动的电流之间的关系的示例的曲线图。

下面的表格1是指示在半导体存储器装置1的写入操作和读取操作中施加到每个布线的电压(单位：V)的示例的表格。要注意的是，在表格1中，“Vt”是用于将第二晶体管20的沟道转变为导通状态的阈值电压，“Vdd”是高于Vt的预定电压，并且“Vpp”是能够反转电容器30的极化状态的电压。此外，“OFF”指示对应的布线处于浮置状态。

[表格1]

(表格1)

	字线WL	位线BL	板线PL	源极线SL
					写入“1”	Vpp+Vt	Vpp	0	OFF
写入“0”	Vpp+Vt	0	Vpp	OFF
					读取	Vdd	Vpp/3	OFF	0

例如，在将信息“1”写入半导体存储器装置1的存储器单元的情况下，如表格1中所示，Vpp+Vt施加到耦接到选择的存储器单元的字线WL，并且Vpp施加到位线BL。板线PL为0V，并且源极线SL处于浮置状态。要注意的是，鉴于当第二晶体管20执行转移操作时出现的电压降，通过将Vpp加到阈值电压Vt而获得的电压被施加到字线WL。

在这种情况下，经由第二晶体管20从位线BL向第二电容器电极115施加Vpp的电位。相比之下，从板线PL向第一电容器电极111施加0V的电位。结果，在第二电容器电极115处具有高电位时Vpp的电位差被施加到电容器30的铁电膜113，因此铁电膜113的剩余极化被控制在图10中所示的磁滞曲线的正方向上。因此，半导体存储器装置1能够将例如信息“1”写入选择的存储器单元。

此外，在将信息“0”写入半导体存储器装置1的存储器单元的情况下，如表格1中所示，将Vpp+Vt施加到耦接到选择的存储器单元的字线WL，并且将Vpp施加到板线PL。位线BL是0V，并且源极线SL处于浮置状态。要注意的是，如上所述，鉴于当第二晶体管20执行转移操作时发生的电压降，通过将Vpp加到阈值电压Vt而获得的电压被施加到字线WL。

在这种情况下，经由第二晶体管20从位线BL向第二电容器电极115施加0V的电位。相比之下，从板线PL向第一电容器电极111施加Vpp的电位。结果，在第一电容器电极111处具有高电位时Vpp的电位差被施加到电容器30的铁电膜113，因此铁电膜113的剩余极化被控制在图10中所示的磁滞曲线的负方向上。因此，半导体存储器装置1能够将例如信息“0”写入选择的存储器单元。

相比之下，通过使用第一晶体管10的阈值电压的变化来从半导体存储器装置1的存储器单元读取信息，该变化取决于电容器30中存储的信息是“0”还是“1”。

例如，在从半导体存储器装置1的存储器单元读取信息的情况下，如表格1中所示，将Vdd施加到耦接到选择的存储器单元的字线WL，并且将Vpp/3施加到位线BL。板线PL处于浮置状态，并且源极线SL为0V。要注意的是，要施加到位线BL的电压可以是足够低而不反转铁电膜113的极化状态的电压，例如可以设定为低于或等于Vpp/3的任何值。

在这种情况下，施加到位线BL的电压Vpp/3经由第二晶体管20施加到第二电容器电极115。这里，电耦接到第一电容器电极111和栅极电极131的板线PL处于浮置状态。因此，通过第一晶体管10的栅极绝缘膜140的寄生电容与电容器30的电容的反比来分配电压Vpp/3而获得的电压被施加到第一晶体管10的栅极电极131。具体地，将以下等式1中的V_IL施加到第一晶体管10的栅极电极131。

[公式1]

在等式1中，V_IL是要施加到第一晶体管10的栅极绝缘膜140的电压，V_FE是要施加到电容器30的铁电膜113的电压，并且Vgc是在第二电容器电极115和源极线SL之间的电位差(即，Vpp/3)。另外，C_IL是第一晶体管10的栅极绝缘膜140的寄生电容，并且C_FE是电容器30的电容。

因此，当读取所存储的信息时，将施加到位线BL的电压Vpp/3的一部分施加到第一晶体管10的栅极电极131，并且在第一晶体管10的源极和漏极之间的电压Vds是Vpp/3。

如图10中所示，第一晶体管10的阈值电压受到电耦接到栅极电极131的电容器30的剩余极化的取向的很大影响。例如，如图10中所示，在电容器30在第二电容器电极115处具有高电位时存储信息“1”的情况下，第一晶体管10的阈值电压增大。相比之下，在电容器30在第一电容器电极111处具有高电位时存储信息“0”的情况下，第一晶体管10的阈值电压减小。

因此，控制第一晶体管10的阈值电压，使得取决于铁电膜113的剩余极化的取向确定在第一晶体管10的源极和漏极之间是否存在电流Ids，这使得可以读取存储在铁电膜113中的信息。

从等式1可以理解，施加到电容器30的铁电膜113的电压V_FE小于第二电容器电极115和源极线SL之间的电位差(即，Vpp/3)。因此，如果位线BL和源极线SL之间的电位差小于Vpp，则电容器30的极化状态不会改变。这允许半导体存储器装置1防止在读取信息时存储在电容器30中的信息被重写。

此外，在半导体存储器装置1中，沿着板线PL设置有多个存储器单元；因此，等式1的C_IL是沿着单个板线PL设置的多个存储器单元中的第一晶体管10的栅极绝缘膜140的寄生电容的总和。因此，在半导体存储器装置1中，由于C_IL相对于C_FE非常大，因此可以防止发生电容器30中极化状态被消除的去极化现象。

[5.应用示例]

接下来，将描述根据本公开的实施例的电子设备。根据本公开的实施例的电子设备包括各种类型的电子设备，每个电子设备具有包括其上安装有上述半导体存储器装置1的电路。参考图11A至图11C，将描述根据本实施例的电子设备的示例。图11A至图11C均是根据本实施例的电子设备的示例的外观图。

例如，根据本实施例的电子设备可以是诸如智能电话之类的电子设备。更具体地，如图11A中所示，智能电话900包括显示各种类型的信息的显示器901以及包括接受来自用户的操作输入的按钮等的操作部903。安装在智能电话900上的电路可以设置有上述半导体存储器装置1。

例如，根据本实施例的电子设备可以是诸如数字相机之类的电子设备。具体地，如图11B和图11C中所示，数字相机910包括主体部(相机主体)911、可互换镜头部件913、用户在拍摄期间抓握的抓握部915、显示各种类型的信息的监视器917以及显示用户在拍摄期间观察到的直通图像的EVF(电子取景器)919。要注意的是，图11B是从正面(即，被摄体侧)观看数字相机910的外观图，并且图11C是从背面(即，拍摄者侧)观看数字相机910的外观图。这里，安装在数字相机910上的电路可以设置有上述半导体存储器装置1。

要注意的是，根据本实施例的电子设备不限于以上示例。根据本实施例的电子设备可以是任何领域的电子设备。这种电子设备的示例包括眼镜形可穿戴装置、HMD(头戴式显示器)、电视设备、电子书、PDA(个人数字助理)、笔记本个人计算机、摄像机、游戏机等等。

上面已经参考附图详细描述了本公开的(一个或多个)优选实施例，但是本公开的技术范围不限于这样的(一个或多个)实施例。清楚的是，本公开领域的普通技术人员可以在所附权利要求书中描述的技术思想的范围内进行各种变更和修改，并且应当理解，这样的变更和修改自然落在本公开的技术范围内。

此外，本文描述的效果仅是说明性和示例性的，而不是限制性的。即，除了上述效果或代替上述效果，根据本公开的技术还可以发挥根据本文的描述对于本领域技术人员清楚的其它效果。

要注意的是，本公开可以具有以下构造。

(1)一种半导体存储器装置，包括：

第一晶体管；

电容器，设置有隔着绝缘体对置的一对电容器电极，电容器电极中的一个电容器电极电耦接到所述第一晶体管的栅极电极；

第二晶体管，所述第二晶体管的源极或漏极中的一个电耦接到所述第一晶体管的源极或漏极中的一个并且电耦接到电容器电极中的另一个电容器电极；和

板线，电耦接到所述第一晶体管的栅极电极并且电耦接到电容器电极中的所述一个电容器电极。

(2)根据(1)所述的半导体存储器装置，其中，所述绝缘体为铁电体。

(3)根据(1)或(2)所述的半导体存储器装置，还包括：

源极线，电耦接到所述第一晶体管的源极或漏极中的另一个；

位线，电耦接到所述第二晶体管的源极或漏极中的另一个；和

字线，电耦接到所述第二晶体管的栅极电极。

(4)根据(3)所述的半导体存储器装置，其中，所述位线设置为在布置有所述第一晶体管和所述第二晶体管的第一方向上延伸。

(5)根据(4)所述的半导体存储器装置，其中，所述源极线设置为在与所述第一方向垂直的第二方向上延伸。

(6)根据(5)所述的半导体存储器装置，其中，所述字线和所述板线设置为在所述第二方向上延伸。

(7)根据(1)至(6)中的任一项所述的半导体存储器装置，其中，所述电容器设置在所述第一晶体管的栅极电极上。

(8)根据(7)所述的半导体存储器装置，其中，所述电容器设置在形成在平坦化膜中的开口的内部，所述平坦化膜埋入所述第一晶体管和所述第二晶体管。

(9)根据(8)所述的半导体存储器装置，其中，所述电容器包括电容器电极中的沿着所述开口设置的所述一个电容器电极、沿着所述开口设置在电容器电极中的所述一个电容器电极上的所述绝缘体以及电容器电极中的设置在所述绝缘体上以填充所述开口的所述另一个电容器电极。

(10)根据(8)或(9)所述的半导体存储器装置，其中，电容器电极中的所述另一个电容器电极经由贯穿所述平坦化膜设置的接触件电耦接到所述第一晶体管的源极或漏极中的一个以及所述第二晶体管的源极或漏极中的一个。

(11)一种包括半导体存储器装置的电子设备，该半导体存储器装置包括

第一晶体管，

电容器，设置有隔着绝缘体对置的一对电容器电极，电容器电极中的一个电容器电极电耦接到所述第一晶体管的栅极电极，

第二晶体管，所述第二晶体管的源极或漏极中的一个电耦接到所述第一晶体管的源极或漏极中的一个并且电耦接到电容器电极中的另一个电容器电极，以及

板线，电耦接到所述第一晶体管的栅极电极并且电耦接到电容器电极中的所述一个电容器电极。

(12)一种对半导体存储器装置执行的读取信息的方法，所述半导体存储器装置包括

第一晶体管，

电容器，设置有隔着绝缘体对置的一对电容器电极，电容器电极中的一个电容器电极电耦接到所述第一晶体管的栅极电极；

第二晶体管，所述第二晶体管的源极或漏极中的一个电耦接到所述第一晶体管的源极或漏极中的一个并且电耦接到电容器电极中的另一个电容器电极；和

板线，电耦接到所述第一晶体管的栅极电极并且电耦接到电容器电极中的所述一个电容器电极；

字线，电耦接到所述第二晶体管的栅极电极，

源极线，电耦接到所述第一晶体管的源极或漏极中的另一个，以及

位线，电耦接到所述第二晶体管的源极或漏极中的另一个，

该方法包括：通过使所述板线处于浮置状态，向所述字线施加大于或等于所述第二晶体管的阈值电压的电压，以及在所述位线和所述源极线之间施加预定电压，来读取存储在所述电容器中的信息。

附图标记列表

1 半导体存储器装置

10 第一晶体管

20 第二晶体管

30 电容器

100 半导体基板

105 元件分离层

111 第一电容器电极

113 铁电膜

115 第二电容器电极

131、133 栅极电极

132、134 导电层

135 侧壁绝缘膜

140 栅极绝缘膜

151、153、155 漏极区域

151S、153S、155S 接触区域

200 平坦化膜

211、213、215 接触件

300 第一层间绝缘膜

311、313、315 第一布线层

400 第二层间绝缘膜

410 通孔

500 第三层间绝缘膜

510 第二布线层