具体实施方式

在下文中，将参考附图详细描述本公开的实施例。在附图中，为了清楚地表示每个器件的组件，放大了组件的尺寸，诸如组件的宽度和厚度。本文使用的术语可以对应于考虑到它们在实施例中的功能而选择的词，并且这些术语的含义可以根据实施例所属领域的普通技术人员而作不同地解释。如果已明确具体地定义，则可以根据定义来解释这些术语。除非另有定义，否则本文中使用的术语(包括技术术语和科学术语)具有与实施例所属领域的普通技术人员通常所理解的含义相同的含义。

此外，除非在上下文中另有明确地使用，否则词语的单数形式的表达应理解为包括词语的复数形式。将理解的是，术语“包括”、“包含”或“具有”旨在指定特征、数字、步骤、操作、组件、元件、部件或其组合的存在，而不用于排除一个或更多个其他特征、数字、步骤、操作、组件、元件、部件或其组合的存在或添加可能性。

在本说明书中，术语“预定方向”可以表示这样的方向，其包括已在坐标系中确定的一个方向以及与该方向相反的方向。作为示例，在x-y-z坐标系中，x方向可以包括与x方向平行的方向。即，x方向可以是指以下所有方向：其中从原点0起沿x轴在正方向上z轴的绝对值增大的方向和其中从原点0起沿x轴在负方向上z轴的绝对值增大的方向。在x-y-z坐标系中，y方向和z方向可以分别以实质相同的方式解释。

图1是示意性地示出根据本公开的实施例的半导体器件1的立体图。图2是图1的半导体器件的平面图。图3是沿图1的半导体器件的线I-I’截取的截面图。

参考图1至图3，半导体器件1可以包括衬底101以及栅极结构110，该栅极结构110设置在衬底101上方并且包括第一孔图案11和第二孔图案12。此外，半导体器件1可以包括：铁电层120，其在第一孔图案11和第二孔图案12内部沿着栅极结构110的侧壁表面设置；以及沟道层140，其被设置在孔图案11和12内部与铁电层120接触。半导体器件1还可以包括界面绝缘层130，其设置在第一孔图案11和第二孔图案12内部在铁电层120与沟道层140之间。另外，半导体器件1可以包括沟道下接触层105和沟道上接触层160，它们分别被电连接到沟道层140的两端。

参考图1至图3，半导体器件1可以包括第一存储元件单元U11和第二存储元件单元U12，它们在第一孔图案11和第二孔图案12中彼此分隔开。当半导体器件1操作时，第一存储元件单元U11和第二存储元件单元U12可以各自独立地操作。第一存储元件单元U11和第二存储元件单元U12可以彼此共享沟道下接触层105和栅极结构110。第一存储元件单元U11和第二存储元件单元U12中的每一个可以包括铁电层120、界面绝缘层130、沟道层140和沟道上接触层160。虽然图1和图2示出了两个孔图案和与两个孔图案相对应的两个存储元件单元，但是孔图案的数量和存储元件单元的数量不必限于两个。在一些实施例中，孔图案和存储元件单元可以以各种数量布置。

参考图1至图3，衬底101可以包括半导体材料。具体地，半导体材料可以包括硅(Si)、锗(Ge)、砷化镓(GaAs)等。

基底绝缘层102可以设置在衬底101上。基底绝缘层102可以包括绝缘材料。绝缘材料可以包括例如氧化物、氮化物、氮氧化物或它们中两种或更多种的组合。

尽管未在图1中示出，但是可以在衬底101与基底绝缘层102之间设置至少一个导电层和至少一个绝缘层。导电层和绝缘层可以形成各种电路图案。即，导电层和绝缘层可以形成多层的电连线，或者可以构成无源元件诸如电容器或电阻器，或可以构成有源元件诸如二极管或晶体管。在一个实施例中，电路图案可以形成驱动电路，该驱动电路控制半导体器件1的存储单元(在下面描述)的操作。

沟道下接触层105可以设置在基底绝缘层102上。沟道下接触层105可以电连接到沟道层140。沟道下接触层105可以向沟道层140提供从源电极施加的电压。在一个实施例中，源电极可以设置在栅极结构110上方，并且可以通过穿透栅极结构110的导电通孔(未示出)电连接到沟道下接触层105。

沟道下接触层105可以包括导电材料。导电材料可以包括例如掺杂的半导体材料、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或导电金属氧化物。导电材料可以包括例如n型或p型掺杂的硅(Si)、钨(W)、钛(Ti)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽、氧化钌或它们中两种或更多种的组合。

栅极结构110可以设置在沟道下接触层105上。参考图3，栅极结构110可以包括沿垂直于衬底101的上表面或下表面的第一方向(即，z方向)交替地层叠的第一栅电极层至第三栅电极层112a、112b和112c以及第一层间绝缘层至第四层间绝缘层113a、113b、113c和113d。第一层间绝缘层113a可以被设置为与沟道下接触层105接触。第四层间绝缘层113d可以被设置为栅极结构110的最上层。在图1至图3中，尽管将栅极结构110示出为具有三个栅电极层和四个层间绝缘层，但是栅极结构110不限于此，并且栅极结构110可以包括各种数量的栅电极层和在第一方向上与所述各种数量的栅电极层交替地层叠的各种数量的层间绝缘层。

第一至第三栅电极层112a、112b和112c中的每一个可以包括导电材料。作为示例，第一至第三栅电极层112a、112b和112c中的每一个可以包括掺杂的半导体材料、金属、导电金属氮化物、导电金属氧化物、导电金属碳化物等。第一至第三栅电极层112a、112b和112c中的每一个可以具有结晶相。第一至第四层间绝缘层113a、113b、113c和113d中的每一个可以包括绝缘材料。作为示例，第一至第四层间绝缘层113a、113b、113c和113d中的每一个可以包括绝缘氧化物、绝缘氮化物、绝缘氮氧化物等。第一至第四层间绝缘层113a、113b、113c和113d中的每一个可以具有非晶相。

栅极结构110可以包括第一孔图案11和第二孔图案12。第一孔图案11和第二孔图案12可以穿透栅极结构110并暴露出沟道下接触层105。第一孔图案11和第二孔图案12可以在栅极结构110中沿着第一方向(z方向)延伸。在图2的平面图上，第一孔图案11和第二孔图案12可以具有例如圆形，但是它们的横截面形状不限于此，并且横截面可以具有各种椭圆形的形状或多边形的形状。

在下文中，将参考图3描述包括第一孔图案11的第一存储元件单元U11的横截面结构。包括第二孔图案12的第二存储元件单元U12的横截面结构也与第一存储元件单元U11的横截面结构基本相同。

参考图3，第一至第四层间绝缘层113a、113b、113c和113d可以相对于第一至第三栅电极层112a、112b和112c朝向第一孔图案11的中心轴线CX11突出或延伸。在图2的平面图中，第一孔图案11的中心轴线CX11可以被表示为圆形的第一孔图案11的中心点，并且第二孔图案12的中心轴线CX12可以被表示为圆形的第二孔图案12的中心点。在图3的截面图中，第一孔图案11的中心轴线CX11可以被表示为第一孔图案11的对称轴，该对称轴在通过第一孔图案11的中心点垂直于衬底101的方向上延伸。

另一方面，第一至第三栅电极层112a、112b和112c可以在远离第一孔图案11的中心轴线CX11的方向上相对于第一至第四层间绝缘层113a、113b、113c和113d凹陷。例如，第一至第三栅电极层112a、112b和112c的侧壁表面112a-s、112b-s和112c-s相对于第一至第四层间绝缘层113a、113b、113c和113d的侧壁表面113a-s、113b-s、113c-s和113d-s位于远离中心轴线CX11的方向上。因此，栅极结构110的侧壁表面可以沿着第一方向(z方向)具有不平坦的形状或弯曲的形状。铁电层120、界面绝缘层130和沟道层140可以沿着所述不平坦的形状或弯曲的形状顺序地设置在栅极结构110的侧壁表面上。因此，铁电层120、界面绝缘层130和沟道层140可以各自包括突出部分，所述突出部分在径向方向上远离第一孔图案11的中心轴线CX11突出或延伸。铁电层120、界面绝缘层130和沟道层140的突出部分可以位于其中第一至第三栅电极层112a、112b和112c相对于第一至第四层间绝缘层113a、113b、113c和113d凹陷的区域中。

参考图3，铁电层120可以被设置为覆盖栅极结构110的侧壁表面。铁电层120可以包括晶体铁电材料。铁电层120可以包括多个晶粒。多个晶粒中的每一个可以在其中具有极轴(polarization axis)，并且可以具有在平行于极轴的一对方向中的任意一个方向上排列的自发单元极化(spontaneous unit polarization)。所述一对方向，即，第一取向和第二取向，可以彼此相反。

在没有施加外部电场的情况下，铁电层120可以具有与每个晶粒中的铁电材料的单元极化之和相对应的剩余极化。作为示例，当多个晶粒的所有单元极化都以第一取向排列时，铁电层120可以具有第一剩余极化，该第一剩余极化是最大极化值。作为另一示例，当多个晶粒的所有单元极化都以第二取向排列时，铁电层120可以具有第二剩余极化，该第二剩余极化是最大极化值。即，具有相反取向的第一剩余极化和第二剩余极化可以具有基本相同的极化值。作为另一示例，当多个晶粒的单元极化分开并分布成具有第一取向和第二取向的极化时，铁电层120的剩余极化的取向可以由具有第一取向的晶粒的分数和具有第二取向的晶粒的分数来确定。即，当具有第一取向的晶粒的分数大于具有第二取向的晶粒的分数时，铁电层120整体上可以具有第一取向的剩余极化。在该示例中，铁电层120的剩余极化值可以小于最大剩余极化值。

当将外部电场施加到铁电层120时，铁电层120的铁电材料的极化取向可以沿着预定的极化滞回曲线(hysteresis curve)切换。在所施加的电场下，可以针对铁电层120内部的每个晶粒来执行铁电层120的极化取向的切换。当对每个晶粒施加大小(magnitude)等于或大于铁电材料的矫顽电场的外部电场时，可以发生铁电层120的极化取向的切换。总体而言，铁电层120的极化取向的切换可以是由于多个晶粒的每一个中的单元极化切换所导致的。

根据一个实施例，取决于施加到铁电层120的外部电场的大小，在多个晶粒之中单元极化被切换的晶粒的分数可以变化。作为示例，当将大小等于或大于预定饱和电场的外部电场施加到铁电层120时，多个晶粒中的所有单元极化可以被切换为具有沿着外部电场的相同方向或取向。相反，当将大小小于预定饱和电场的外部电场施加到铁电层120时，可能仅在多个晶粒之中的一部分晶粒中发生单元极化的切换。

在去除外部电场之后，铁电层120可以保持与多个晶粒中形成的单元极化的总和相对应的预定剩余极化。因此，通过控制施加到铁电层120的外部电场的大小，可以在铁电层120中实现具有在0与最大极化值之间的极化值的多个不同剩余极化的片段(pieces)。

在本公开的实施例中，铁电层120被设置为沿着栅极结构110的不平坦的形状或弯曲的形状，使得铁电层120的面积可以通过与突出部分相对应的面积而增大。由于铁电层120的面积的增大，当在相同的化学工艺条件下形成铁电层120时，分布在铁电层120中的晶粒的数量可以增多。同时，因为可以针对铁电层120内的每个晶粒进行单元极化切换，所以当晶粒数量增多时，由铁电层120实现的剩余极化状态的数量也可以增多。作为示例，当在预定电场范围内的外部电场被施加到铁电层120时，对应于其中单元极化已切换的晶粒的分数和其中单元极化未切换的晶粒的分数所实现的铁电层120的剩余极化的状态数量可以增多。结果，对应于剩余极化状态的数量而实现的不同信号信息片段的数量可以增多，从而提高半导体器件1的存储储存性能(memory storage performance)。作为示例，存储窗口性能(memory window performance)可以与储存在半导体器件1中的信号信息片段成比例地提高。

铁电材料可以包括例如氧化铪、氧化锆、氧化铪锆或它们中两种或更多种的组合。此时，铁电材料可以具有正交晶体结构。作为另一示例，铁电材料可以包括具有钙钛矿晶体结构的材料，如钛酸钡(BaTiO₃)。

再次参考图1至图3，界面绝缘层130可以设置在铁电层120上。界面绝缘层130可以包括绝缘材料。绝缘材料可以包括例如氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪等。界面绝缘层130可以具有非晶相。

界面绝缘层130可以用于抑制在铁电层120与沟道层140之间的材料扩散。另外，界面绝缘层130可以设置在晶体铁电层120与沟道层140之间，以用作缓冲层来减轻铁电层120与沟道层140之间的晶格常数的差异。在一些实施例中，可以省略界面绝缘层130。在这种情况下，沟道层140可以直接设置在铁电层120上。

再次参考图1至图3，沟道层140可以设置在界面绝缘层130上。沟道层140可以沿着栅极结构110的侧壁表面延伸，以与沟道下接触层105和沟道上接触层160电连接。

沟道层140可以包括半导体材料。半导体材料可以包括例如硅(Si)、锗(Ge)、砷化镓(GaAs)等。半导体材料可以包括例如二维半导体材料。二维半导体材料可以包括过渡金属二硫属化物(TMDC)或黑磷等。过渡金属硫属化物可以包括例如硒化钼(MoSe₂)、硒化铪(HfSe₂)、硒化铟(InSe)和硒化镓(GaSe)等。半导体材料可以包括例如金属氧化物，如铟镓锌氧化物(IGZO)。

参考图3，可以在其中设置有铁电层120、界面绝缘层130和沟道层140的第一孔图案11的内部设置核心绝缘结构150。核心绝缘结构150可以填充第一孔图案11并且使铁电层120、界面绝缘层130和沟道层140在结构上稳定、。

在第一孔图案11内部，沟道上接触层160可以设置在核心绝缘结构150上。沟道上接触层160可以电连接到沟道层140。尽管未示出，但是沟道上接触层160可以电连接到漏电极(未示出)。漏电极可以设置在栅极结构110的顶部或侧面上。

沟道上接触层160可以包括导电材料。导电材料可以包括例如掺杂的半导体材料、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或导电金属氧化物。导电材料可以包括例如掺杂有n型掺杂剂或p型掺杂剂的硅(Si)、钨(W)、钛(Ti)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽、氧化钌或它们中两种或更多种的组合。

在图3中，沟道上接触层160设置在第一孔图案11的内部，但是其位置不限于此。在其他实施例中，沟道上接触层160可以设置在第一孔图案11的外部。作为示例，沟道上接触层160可以设置在沟道层140上以电连接到沟道层140。

如上所述，根据本公开的实施例的半导体器件1可以包括具有不平坦形状或弯曲形状的侧壁表面的栅极结构110。铁电层120、界面绝缘层130和沟道层140可以沿着栅极结构110的侧壁表面设置，使得铁电层120、界面绝缘层130和沟道层140可以具有与所述不平坦形状或弯曲形状相对应的突出部分。结果，铁电层120可以具有与突出部分相对应的增大的面积。因此，当在相同工艺条件下形成铁电层120时，分布在铁电层120的铁电材料中的晶粒数量可以因增大的面积而增多。基于增多的晶粒数量，在铁电层120中可以控制的剩余极化状态的数量可以增多。由此，铁电层120中储存的信号信息片段的数量可以增大，从而使扩展半导体器件1的存储性能的存储窗口增大。

图4是根据本公开的实施例的半导体器件的电路图。更具体地，图4可以是以上参考图1至图3描述的第一存储元件单元U11和第二存储元件单元U12中的任何一个的电路图。下文中，为了方便起见，将利用第一存储元件单元U11描述操作半导体器件1的方法。可以将第一存储元件单元U11的操作方法以基本上相同的方式应用于第二存储元件单元U12。

参考图4，第一存储元件单元U11可以包括晶体管形式的第一存储单元至第三存储单元MC1、MC2和MC3。第一至第三存储单元MC1、MC2和MC3可以以串的形式彼此串联连接在源电极SL与漏电极DL之间。第一至第三存储单元MC1、MC2和MC3是非易失性存储元件，并且可以包括与晶体管的栅极电介质层相对应的第一铁电元件至第三铁电元件FL1、FL2和FL3。

再次参考图1至图3，沟道下接触层105和沟道上接触层160可以分别电连接到源电极(未示出)和漏电极层(未示出)。源电极和漏电极可以分别对应于图4的源电极SL和漏电极DL。第一至第三栅电极层112a、112b和112c可以对应于图4的第一栅电极至第三栅电极GL1、GL2和GL3。由图1至图3的第一至第三栅电极层112a、112b和112c控制的铁电层120中的存储区域可以分别对应于图4的第一至第三铁电元件FL1、FL2和FL3。

将一起参考图1至图4来描述对第一至第三存储单元MC1、MC2和MC3的写入操作和读取操作。作为示例，将描述对于第二存储单元MC2的写入操作和读取操作，但是对于第一存储单元MC1和第三存储单元MC3的写入操作和读取操作也可以以基本相同的方式执行。

参考图3和图4，首先，将描述对于第二存储单元MC2的写入操作。参考图4，在将地电位施加到源电极SL和漏电极DL的状态下，可以通过第二栅电极GL2将正极性或负极性的预定写入电压施加到第二铁电元件FL2。然后去除写入电压。可以不向第一栅电极GL1和第三栅电极GL3施加写入电压。可替代地，可以向第一栅电极GL1和第三栅电极GL3施加其大小不会切换第一铁电元件FL1和第三铁电元件FL3的极化取向的电压。可以通过写入电压将具有第一取向和第二取向中的一种的剩余极化写入第二铁电元件FL2中。

参考图3，沟道下接触层105和沟道上接触层160可以各自保持地电位。随后，可以将具有正极性或负极性的写入电压施加到第二栅电极层112b，然后将其去除。可以不向第一栅电极层112a和第三栅电极层112c施加写入电压，或者可替代地，可以向第一栅电极层112a和第三栅电极层112c施加其大小不会切换铁电层120的极化取向的电压。结果，第一取向或第二取向的剩余极化可以被写入铁电层120的由第二栅电极层112b控制的区域中。

接下来，将参考图3和图4描述读取操作。参考图4，可以分别通过第一栅电极GL1和第三栅电极GL3来施加栅极导通电压。栅极导通电压可以在第一至第三存储单元MC1、MC2和MC3的晶体管的沟道区域中形成导电沟道。同时，可以通过第二栅电极GL2施加读取电压。读取电压可以是其大小不会切换第二铁电元件FL2的极化取向的电压。当施加了读取电压时，第二存储单元MC2的晶体管的沟道区域中的导电沟道的形成取决于第二铁电元件FL2的极化的取向和大小。作为示例，当第二铁电元件FL2的极化取向是从第二栅电极GL2朝向沟道层的第一极化取向并且第二铁电元件FL2的极化的大小大于或等于预定阈值时，能够通过读取电压在第二存储单元MC2的晶体管的沟道区域中形成导电沟道。相反，当第二铁电元件FL2的极化取向是从沟道层朝向第二栅电极GL2的第二极化取向时，或者当第二铁电元件FL2的极化的大小小于预定阈值时，不会通过读取电压在第二存储单元MC2的晶体管的沟道区域中形成导电沟道。

随后，可以在源电极SL与漏电极DL之间施加源-漏极操作电压。当在第二存储单元MC2的晶体管的沟道区域中形成了导电沟道时，沟道电流可以在源电极SL与漏电极DL之间流动。相反，当在第二存储单元MC2的晶体管的沟道区域中未形成导电沟道时，沟道电流不会在源电极SL与漏电极DL之间流动。半导体器件1可以读取在源电极SL与漏电极DL之间流动的沟道电流是否存在，以读取第二存储单元MC2中所储存的信息。

相应地，参考图3的结构，可以将栅极导通电压施加到第一栅电极层112a和第三栅电极层112c。栅极导通电压可以在沟道层140的由第一栅电极层112a和第三栅电极层112c控制的区域中形成导电沟道。同时，可以通过第二栅电极层112b施加读取电压。读取电压不切换铁电层120的极化取向。此外，当施加了读取电压时，在沟道层140的由第二栅电极层112b控制的区域中是否形成导电沟道取决于在铁电层120的由第二栅电极层112b控制的区域中所储存的极化的取向和大小。

随后，可以在沟道下接触层105与沟道上接触层160之间施加源-漏极操作电压。可以通过确定沟道电流是否在沟道下接触层105与沟道上接触层160之间流动来读出在铁电层120的由第二栅电极层112b控制的区域中所储存的信息。

图5是示意性地示出根据本公开的另一实施例的半导体器件2的立体图。图6是沿图5的半导体器件的线II-II’截取的截面图。

参考图5和图6，半导体器件2的铁电层220的布置可以不同于参考图1至图3描述的半导体器件1的铁电层120的布置。除了铁电层220和界面绝缘层230的布置之外，半导体器件2的其他配置可以与半导体器件1的配置基本相同。

半导体器件2可以包括在沟道下接触层105上的栅极结构110，该栅极结构110包括第一孔图案21和第二孔图案22。半导体器件2可以包括分别与第一孔图案21和第二孔图案22相对应的第一存储元件单元U21和第二存储元件单元U22。第一存储元件单元U21和第二存储元件单元U22可以在配置上基本相同。

半导体器件2可以包括铁电层220，该铁电层220在第一孔图案21和第二孔图案22的内部分别与第一至第三栅电极层112a、112b和112c的侧壁表面112a-s、112b-s和112c-s接触。在本实施例中，铁电层220可以不分别设置在第一至第四层间绝缘层113a、113b、113c和113d的侧壁表面113a-s、113b-s、113c-s和113d-s上。铁电层220可以包括分别在径向方向上远离第一孔图案21的中心轴线CX21和第二孔图案22的中心轴线CX22突出的突出部分。铁电层220的性质可以与图1至图3的实施例的铁电层120的性质相同。

参考图6，界面绝缘层230可以被设置在沟道下接触层105上并且可以被设置为与铁电层220接触。另外，界面绝缘层230可以接触第一至第四层间绝缘层113a、113b、113c和113d的侧壁表面113a-s、113b-s，113c-s和113d-s。界面绝缘层230的性质可以与图1至图3的实施例的界面绝缘层130的性质相同。可以在界面绝缘层230上设置沟道层240。沟道层240的性质可以与图1至图3的实施例的沟道层140的性质相同。

在该实施例中，第一至第三栅电极层112a、112b和112c可以在平行于衬底101的表面的方向上与铁电层220接触，以及第一至第四层间绝缘层113a、113b、113c和113d可以在平行于衬底101的表面的方向上与界面绝缘层230接触。可以将沟道层240设置为覆盖界面绝缘层230。

在一些实施例中，可以省略界面绝缘层230。在这些情况下，第一至第三栅电极层112a、112b和112c可以在平行于衬底101的表面的方向上与铁电层220接触，以及第一至第四层间绝缘层113a、113b、113c和113d可以在平行于衬底101的表面的方向上与沟道层240接触。另外，铁电层220可以被设置为与沟道层240接触。

如图3所示，当铁电层120被设置在第一至第四层间绝缘层113a、113b、113c和113d的侧壁表面113a-s、113b-s，113c-s和113d-s上时，铁电层120的设置在侧壁表面113a-s、113b-s，113c-s和113d-s上的区域可能受到被施加于在垂直于衬底101的表面的方向上彼此相邻的一对栅电极层的电压的影响。在一些情况下，由于施加到相邻的一对栅电极层的电压的影响，可能会在铁电层120的设置在侧壁表面113a-s、113b-s、113c-s和113d-s上的部分中形成不期望的剩余极化。在第一存储元件单元U11和第二存储元件单元U12的写入操作期间，所述不期望的剩余极化可能改变与存储单元相对应的铁电层120的区域中所储存的极化的取向和大小。因此，可能会产生记录操作中的错误。此外，在第一存储元件单元U11和第二存储元件单元U12的读取操作期间，所述不期望的剩余极化可以通过改变沟道电流而在读取操作中引起错误。参考图5和图6，铁电层220可以不设置在第一至第四层间绝缘层113a、113b、113c和113d的侧壁表面113a-s、113b-s、113c-s和113d-s上。在该实施例中，可以防止由于施加到相邻的一对栅电极层的电压的影响和不期望的剩余极化所导致的写入操作和读取操作中的错误。

图7是示意性地示出根据本公开的另一实施例的半导体器件3的立体图。图8是沿图7的半导体器件的线III-III’截取的截面图。

参考图7和图8，与参考图1至图3描述的半导体器件1相比，半导体器件3可以进一步包括铁电感应层350。除了铁电感应层350之外，半导体器件3的其他配置可以与半导体器件1的配置基本相同。作为示例，半导体器件3的铁电层320、界面绝缘层330和沟道层340的配置可以与半导体器件1的铁电层120、界面绝缘层130和沟道层140的配置基本相同。

半导体器件3可以包括在沟道下接触层105上的栅极结构110，该栅极结构110包括第一孔图案31和第二孔图案32。半导体器件3可以包括与第一孔图案31和第二孔图案32相对应的第一存储元件单元U31和第二存储元件单元U32。第一存储元件单元U31和第二存储元件单元U32可以具有基本相同的配置。

半导体器件3可以包括铁电感应层350，该铁电感应层350被设置在第一孔图案31和第二孔图案32内部在第一至第三栅电极层112a、112b和112c的侧壁表面112a-s、112b-s和112c-s与铁电层320之间。铁电感应层350可以被设置为接触第一至第三栅电极层112a、112b和112c的侧壁表面112a-s、112b-s和112c-s，并且也可以被设置为接触在垂直于衬底101的表面的方向上第一至第四层间绝缘层113a、113b、113c和113d之中的一对相邻的层间绝缘层。因此，铁电感应层350可以被设置为与铁电层320的突出部分接触，所述突出部分在径向方向上朝向第一至第三栅电极层112a、112b和112c的侧壁表面112a-s、112b-s和112c-s突出。

铁电感应层350可以帮助铁电层320的与铁电感应层350接触的部分稳定地保持铁电性。铁电感应层350可以包括晶体导电材料。铁电感应层350可以包括例如金属或导电金属氮化物。作为示例，铁电感应层350可以包括钨(W)、铂(Pt)、钯(Pd)、铝(Al)、金(Au)、钼(Mo)、氮化钽(TaN)、氮化钛(TiN)或它们中两种或更多种的组合。

铁电感应层350可以具有与铁电层320不同的晶格常数。由于晶格常数的差异，在与铁电感应层350接触的铁电层320中可能发生晶格应变。所述晶格应变可以形成从铁电感应层350与铁电层320之间的界面到铁电层320中的晶格应变梯度。该晶格应变梯度可以产生挠曲电效应(flexoelectric effect)，从而在铁电层320内部形成电场。该电场可以控制铁电层320内部的极化取向，使得极化更均匀地分布，并使得铁电层320能够稳定地保持铁电特性。

根据一个实施例，在铁电层320的形成步骤中，首先在栅极结构110的第一孔图案31和第二孔图案32内部形成晶体铁电感应层350。随后，可以形成不具有铁电性的非晶铁电材料层，以使其与铁电感应层350和层间绝缘层113a、113b、113c和113d接触。随后，可以对铁电材料层进行热处理以使其转变为晶体铁电层320。这时，通过挠曲电效应，铁电材料层的与铁电感应层350接触的部分可以被更有效地转变为具有铁电特性的铁电层320。另一方面，在结晶之后，铁电材料层的与层间绝缘层113a、113b、113c和113d接触的部分可以具有相对较差的铁电特性。

同时，在该实施例中，具有导电性的铁电感应层350可以被设置为朝向第一孔图案31和第二孔图案32的中心轴线CX31和CX32的‘c’形以围绕上述铁电层320的突出部分。铁电感应层350可以用于向铁电层320施加从栅电极层112a、112b和112c接收到的电压。

在一些实施例中，在以上参考图1至图3描述的半导体器件1中以及在以上参考图5和图6描述的半导体器件2中，每个栅电极层112a、112b和112c可以另外包括延伸部，所述延伸部分别被设置为朝向第一孔图案和第二孔图案11、12、21和22的中心轴线CX11、CX12、CX21和CX22的‘c’形以围绕铁电层120和220的突出部分。栅电极层112a、112b和112c的每个延伸部例如可以具有与本实施例的铁电感应层350的形状基本相同的形状。

在一些实施例中，可以省略界面绝缘层330。在这种情况下，铁电层320可以被设置为接触沟道层340。

图9是示意性地示出根据本公开的另一实施例的半导体器件4的立体图。图10是沿图9的半导体器件的线IV-IV’截取的截面图。

参考图9和图10，与以上参考图5和图6描述的半导体器件2相比，半导体器件4可以进一步包括电浮置层(electrical floating layer)450。除了电浮置层450之外，半导体器件4的其他配置可以与以上参考图5和图6的半导体器件2的配置基本相同。作为示例，半导体器件4的铁电层420、界面绝缘层430和沟道层440的配置可以与参考图5和图6的半导体器件2的铁电层220、界面绝缘层230和沟道层240的配置基本相同。即，铁电层420、界面绝缘层430和沟道层440中的每一个可以包括在远离第一孔图案41和第二孔图案42的中心轴线CX41和CX42的方向上突出的突出部分。参考图9和图10，半导体器件4可以包括与第一孔图案41和第二孔图案42相对应的第一存储元件单元U41和第二存储元件单元U42。第一存储元件单元U41和第二存储元件单元U42可以具有基本相同的配置。

参考图10，半导体器件4可以进一步包括电浮置层450，该电浮置层450设置在铁电层420与界面绝缘层430之间。电浮置层450可以被设置为接触铁电层420。电浮置层450可以包括导体。电浮置层450可以是电浮置的，并且不电连接到第一至第三栅电极层112a、112b和112c以及沟道层440。

电浮置层450可以包括足够数量的电子和空穴，这些电子和空穴可以在电浮置层450内部流动。当电浮置层450和铁电层420形成了界面时，电浮置层450可以有效地抵消在铁电层420的与该界面相邻的内部区域中积聚的电荷。所述电荷可以是由铁电层420的剩余极化产生的电子或空穴。

如果铁电层420和界面绝缘层430彼此直接接触，而不存在电浮置层450的情况下，则铁电层420和界面绝缘层430可以形成界面。此时，电荷可以因铁电层420的剩余极化而积聚在邻近该界面的铁电层420内部。如果界面绝缘层430是具有顺电性的电介质层，则界面绝缘层430可能不具有足以将基于铁电层420的铁电性质而积聚在铁电层420内部的电荷抵消的相反类型的电荷。

如上所述，当不能通过界面绝缘层430中的相反类型的电荷来抵消在铁电层420中积聚的电荷时，铁电层420中的电荷可以在铁电层420内部产生去极化电场。因为形成了去极化电场，并且该去极化电场的取向与剩余极化的取向方向相反，所以剩余极化会减弱。结果，由于未被界面绝缘层430中相反类型的电荷抵消的电荷而在铁电层420内部产生的去极化电场可以使铁电层420的铁电特性劣化。

在该实施例中，电浮置层450有利地提供电子或空穴，从而在铁电层420与电浮置层450之间的界面处形成不同类型的电荷之间的电平衡。因此，可以抑制由于去极化电场所产生的铁电层420的铁电特性的劣化。

图11是示意性地示出根据本公开的另一实施例的半导体器件4a的截面图。图11是沿图9的半导体器件的线IV-IV’截取的截面图。图11的半导体器件4a可以是以上参考图9和图10描述的半导体器件4的修改。

参考图11，半导体器件4a可以包括铁电层425、电浮置层455、界面绝缘层435和沟道层445。在铁电层425、电浮置层455、界面绝缘层435和沟道层445的拐角部分之中、朝向栅电极层112a、112b和112c设置的拐角部分R1、R2、R3和R4可以各自具有例如圆形形状或椭圆形形状。也就是说，在铁电层425、电浮置层455、界面绝缘层435和沟道层445的拐角部分之中，朝向栅电极层112a、112b和112c设置的拐角部分R1、R2、R3和R4不具有尖峰或直角边缘(square edge)，因此当操作半导体器件4a时，电场不会经由尖峰或直角边缘而集中。结果，可以抑制由于电场在这样的尖峰和边缘处的过度集中而发生电击穿，并且可以提高半导体器件4a的耐久性。

在铁电层425、电浮置层455、界面绝缘层435和沟道层445的拐角部分中，朝向栅电极层112a、112b和112c设置的拐角部分R1、R2、R3和R4可以位于突出部分中。铁电层425、电浮置层455、界面绝缘层435和沟道层445的突出部分在远离第一孔图案41和第二孔图案42的中心轴线CX41和CX42的径向方向上突出。

本实施例的配置，即其中朝向栅电极层112a、112b和112c设置的薄膜的拐角部分的形状不具有尖峰的配置可以以基本相同的方式被应用于本申请说明书中公开的其他实施例。

图12是示意性地示出根据本公开的另一实施例的半导体器件5的立体图。图13是沿着图12的半导体器件的线V-V’截取的截面图。

参考图12和图13，与参考图1至图3描述的半导体器件1相比，半导体器件5可以在栅极结构510的配置方面不同。除了栅极结构510之外，半导体器件5的其余配置可以与参考图1至图3描述的半导体器件1的配置基本相同。

半导体器件5可以包括设置在沟道下接触层105上的栅极结构510，并可以包括第一孔图案51和第二孔图案52。半导体器件5可以包括与第一孔图案51和第二孔图案52相对应的第一存储元件单元U51和第二存储元件单元U52。第一存储元件单元U51和第二存储元件单元U52可以具有基本相同的配置。

栅极结构510可以包括在所述轴线方向上交替地层叠的第一至第三栅电极层512a、512b和512c与第一至第四层间绝缘层513a、513b、513c和513d。第一至第三栅电极层512a、512b和512c可以相对于第一至第四层间绝缘层513a、513b、513c和513d在径向方向上朝向第一孔图案51和第二孔图案52的中心轴线CX51和CX52突出。铁电层520可以被设置为覆盖栅极结构510的侧壁表面，并且可以包括朝向第一孔图案51和第二孔图案52的中心轴线CX51和CX52突出的突出部分。铁电层520的突出部分可以设置在第一至第三栅电极层512a、512b和512c的突出部分上。界面绝缘层530和沟道层540可以被顺序地设置在铁电层520上。铁电层520、界面绝缘层530和沟道层540的材料性质可以与上面参考图1至图3描述的铁电层120、界面绝缘层130和沟道层140的材料性质基本相同。界面绝缘层530可以与铁电层520和沟道层540接触而不与沟道下接触层105接触。在一些实施例中，沟道层540可以不具有突出部分。在一些实施例中，仅铁电层520和沟道层540可以设置在第一孔图案51和第二孔图案52的底部。

在本实施例的半导体器件5中，类似于以上参考图1至图3描述的半导体器件1，栅极结构510的侧壁表面可以沿第一方向被形成为不平坦的形状或弯曲的形状。通过沿着该不平坦的形状或弯曲的形状来布置铁电层520，可以增大铁电层520的面积。由于铁电层520的面积增大，当在相同的化学工艺条件下形成铁电层520时，分布在铁电层520中的晶粒的数量可以增多。因为可以针对铁电层520内的每个晶粒进行单元极化切换，所以当晶粒数量增多时，铁电层520可以实现的剩余极化状态的数量可以增多。对应于剩余极化状态的数量而实现的信号信息的数量增多，从而可以提高半导体器件5的存储储存性能。

在一些实施例中，可以省略界面绝缘层530。在一些实施例中，可以在第一至第三栅电极层512a、512b和512c与铁电层520之间设置铁电感应层。铁电感应层的配置可以与以上参考图7和图8描述的铁电感应层350的配置基本相同。在一些实施例中，可以在铁电层520与界面绝缘层530之间设置电浮置层。电浮置层的配置可以与以上参考图9和图10描述的电浮置层450的配置基本相同。

图14是示意性地示出根据本公开的另一实施例的半导体器件6的立体图。图15是沿图14的半导体器件的线VI-VI’截取的截面图。图16是沿图14的半导体器件的线VII-VII’截取的截面图。

半导体器件6可以包括第一存储元件单元至第六存储元件单元U61、U62、U63、U64、U65和U66，所述单元被第一至第三核心绝缘结构1151、1152和1153以及第一单元隔离结构1010和第二单元隔离结构1020分隔开。第一至第六存储元件单元U61、U62、U63、U64、U65和U66可以彼此独立地操作。

参考图14至图16，半导体器件6可以包括衬底101以及在衬底101上方的第一栅极结构610和第二栅极结构1610，所述栅极结构610和1610被设置为彼此间隔开。另外，半导体器件6可以包括基底绝缘层102和沟道下接触层105，二者被设置在衬底101与第一栅极结构610和第二栅极结构1610之间。沟道下接触层105可以被电连接到源电极(未示出)。

第一栅极结构610和第二栅极结构1610可以被设置为在垂直于第一方向和第二方向的第三方向(即，x方向)上彼此间隔开。另外，第一栅极结构610和第二栅极结构1610可以在垂直于第一方向的第二方向(即，y方向)上延伸。第一栅极结构610和第二栅极结构1610可以在第二方向(即，y方向)上彼此平行。

第一栅极结构610可以包括沿垂直于衬底101的表面的第一方向(即，z方向)交替地设置的第一至第三栅电极图案层612a、612b和612c与第一至第四层间绝缘图案层613a、613b、613c和613d。相比于第一至第三栅电极图案层612a、612b和612c，第一至第四层间绝缘图案层613a、613b、613c和613d可以朝向第三方向(即，x方向)突出。类似地，第二栅极结构1610可以包括沿垂直于衬底101的表面的第一方向(即，z方向)交替地设置的第一至第三栅电极图案层1612a、1612b和1612c以及第一至第四层间绝缘图案层1613a、1613b、1613c和1613d。相对于第一至第三栅电极图案层1612a、1612b和1612c，第一至第四层间绝缘图案层1613a、1613b、1613c和1613d可以朝向第三方向(即，x方向)突出。因此，第一栅极结构610和第二栅极结构1610的每个侧壁表面可以沿着第一方向具有不平坦的形状或弯曲的形状。同时，第一至第四层间绝缘图案层613a、613b、613c和613d的突出部分与第一至第四层间绝缘图案层1613a、1613b、1613c和1613d的突出部分可以在第三方向(即，x方向)上彼此面对。

此外，半导体器件6可以包括铁电层621、622和623、界面绝缘层631、632和633以及沟道层641、642和643，它们在沟道下接触层105上沿着第一栅极结构610的侧壁表面顺序地设置。类似地，半导体器件6可以包括铁电层624、625和626、界面绝缘层634、635和636以及沟道层644、645和646，它们在沟道下接触层105上沿着第二栅极结构1610的侧壁表面顺序地设置。

关于第二方向(即，y方向)上，铁电层621、622和623、界面绝缘层631、632和633以及沟道层641、642和643可以被设置为彼此间隔开、被单元隔离结构1010和1020分开。关于第二方向(即y方向)上，铁电层624、625和626、界面绝缘层634、635和636以及沟道层644、645和646可以被设置为彼此间隔开、被单元隔离结构1010和1020分开。

铁电层621、622、623、624、625和626、界面绝缘层631、632、633、634、635和636以及沟道层641、642、643、644、645和646的配置可以与以上参考图1至图3描述的半导体器件1的铁电层120、界面绝缘层130和沟道层140的配置基本相同。

在一些实施例中，可以省略界面绝缘层631、632、633、634、635和636。在这些情况下，铁电层621、622、623、624、625和626可以与对应的沟道层641、642、643、644、645和646接触。

参考图14至图16，第一至第三核心绝缘结构1151、1152和1153可以设置在第一栅极结构610与第二栅极结构1610之间。与在第三方向(x方向)上相邻的一对沟道层接触的沟道上接触层1161、1162和1163可以分别被设置在第一至第三核心绝缘结构1151、1152和1153上。沟道上接触层1161、1162和1163可以在第二方向(即，y方向)上被单元隔离结构1010和1020彼此分隔开。沟道上接触层1161、1162和1163可以电连接到漏电极(未示出)。

参考图14和图15，在该实施例中，铁电层621、622、623、624、625和626、界面绝缘层631、632、633、634、635和636以及沟道层641、642、643、644、645和646沿着具有不平坦形状或弯曲形状的第一栅极结构610和第二栅极结构1610的侧壁表面设置，使得铁电层621、622、623、624、625和626、界面绝缘层631、632、633、634、635和636以及沟道层641、642、643、644、645和646可以具有与所述不平坦或弯曲的形状相对应的突出部分。如结合图1至图3的半导体器件1所描述的，铁电层621、622、623、624、625和626具有与所述突出部分相对应的增大的面积，因此与增大的面积成比例地，铁电层621、622、623、624、625和626能够使可控剩余极化的状态增多。结果，铁电层621、622、623、624、625和626中储存的信号信息的片段数量增多使得存储窗口的尺寸增大，这可以改善半导体器件6的存储性能。

在本公开构思的实施例中，半导体器件6的变型可以包括关于以上图1至图13描述的一个或更多个特征。作为非限制性示例，可以省略界面绝缘层631、632、633、634、635和636；铁电层621、622、623、624、625和626可以具有以上参考图5和图6描述的半导体器件2中的铁电层220的横截面配置；半导体器件6可以包括铁电感应层，如以上参考图7和图8描述的半导体器件3中的铁电感应层350；半导体器件6可以包括电浮置层，如以上参考图9和图10描述的半导体器件4的电浮置层450；半导体器件6可以包括拐角部分，如以上参考图11所描述的半导体器件4a的拐角部分R1、R2、R3和R4。

图17是示意性地示出根据本公开的另一实施例的半导体器件7的立体图。图18是沿着图17的半导体器件的线Ⅷ-Ⅷ’截取的截面图。图19是沿着图17的半导体器件的线IX-IX’截取的截面图。

半导体器件7可以包括通过第一至第三核心绝缘结构1151、1152和1153以及第一单元隔离结构1010和第二单元隔离结构1020而彼此分隔开的第一至第六存储元件单元U71、U72、U73、U74、U75和U76。第一至第六存储元件单元U71、U72、U73、U74、U75和U76可以彼此独立地操作。

参考图17至图19，与以上参考图14至图16描述的半导体器件6相比，半导体器件7在第一栅极结构710和第二栅极结构1710的配置方面可以不同。除了第一栅极结构710和第二栅极结构1710之外，半导体器件7的其余配置可以与以上参考图14至图16描述的半导体器件6的配置基本相同。

第一栅极结构710可以包括沿垂直于衬底101表面的第一方向(即，z方向)交替地层叠的第一至第三栅电极图案层712a、712b和712c与第一至第四层间绝缘图案层713a、713b、713c和713d。相对于第一至第四层间绝缘图案层713a、713b、713c和713d，第一至第三栅电极图案层712a、712b和712c可以在第三方向(即，x方向)上突出。类似地，第二栅极结构1710可以包括沿垂直于衬底101表面的第一方向(即，z方向)交替地层叠的第一至第三栅电极图案层1712a、1712b和1712c与第一至第四层间绝缘层1713a、1713b、1713c和1713d。相比于第一至第四层间绝缘层1713a、1713b、1713c和1713d，第一至第三栅电极图案层1712a、1712b和1712c可以在第三方向(即，x方向)上突出。因此，第一栅极结构710和第二栅极结构1710的每个侧壁可以沿第一方向具有不平坦的形状或弯曲的形状。在该实施例中，第一至第三栅电极图案层712a、712b和712c的突出部分与第一至第三栅电极图案层1712a、1712b和1712c的突出部分可以在第三方向(即，x方向)上彼此面对地设置。

参考图17和18，在该实施例中，铁电层721、722、723、724、725和726、界面绝缘层731、732、733、734、735和736以及沟道层741、742、743、744、745和746沿着具有不平坦形状或弯曲形状的第一栅极结构710和第二栅极结构1710的侧壁表面设置，使得铁电层721、722、723、724、725和726、界面绝缘层731、732、733、734、735和736以及沟道层741、742、743、744、745和746可以具有与所述不平坦形状或弯曲形状相对应的突出部分。如以上结合图1至图3的半导体器件1所描述的，铁电层721、722、723、724、725和726具有与所述突出部分相对应的增大的面积，因此与增大的面积成比例地，铁电层721、722、723、724、725和726可以使可控剩余极化的状态增多。因此，储存在铁电层721、722、723、724、725和726中的信号信息的片段的数量可以增多，这增大了存储窗口的尺寸并改善了半导体器件7的存储性能。

在本公开构思的一些实施例中(未示出)，半导体器件7的变型可以包括关于以上图1至图13描述的一个或更多个特征。作为非限制性示例，可以省略界面绝缘层731、732、733、734、735和736；铁电层721、722、723、724、725和726可以具有以上参考图5和图6描述的半导体器件2中的铁电层220的横截面配置；半导体器件7可以包括铁电感应层，如以上参考图7和图8描述的半导体器件3中的铁电感应层350；半导体器件7可以包括电浮置层，如以上参考图9和图10描述的半导体器件4的电浮置层450；半导体器件7可以包括拐角部分，如以上参考图11描述的半导体器件4a的拐角部分R1、R2、R3和R4。

为了说明的目的已经公开了本公开的实施例。本领域技术人员将理解，在不脱离本公开和所附权利要求的范围和精神的情况下，可以进行各种修改、添加和替换。